FPGAの部屋 2014年08月

ZYBO用のEmbedded Linux チュートリアル５（U-Bootのビルド）

”ZYBO用のEmbedded Linux チュートリアル４（IP追加、インプリメント）”の続き。

前回までで、PL部のハードウェアを構築した。今回は、U-Bootをビルドする。

”Embedded Linux® Hands-on Tutorial for the ZYBO™”の”2 Compile U-Boot (Optional)”をやってみる。

2.2

・U-bootのソースコードをDigilent社のリポジトリから取得する。ZYBO用のソースコードが入っているのは、Figure 32. Next-repository.だった。

１．次のgit コマンドで、U-BootのソースコードをDigilent社のリポジトリから取得した。
git clone -b master-next https://github.com/DigilentInc/u-boot-Digilent-Dev.git

２．cd u-boot-Digilent-Dev コマンドで、u-boot-Digilent-Dev ディレクトリに入る。

３．ZYBO用のコンフィギュレーションを行う。チュートリアルはZYBOが大文字だが、小文字でないと通らない。
make CROSS_COMPILE=arm-xilinx-linux-gnueabi- zynq_zybo_config

４．U-Bootのビルドを行う。
make CROSS_COMPILE=arm-xilinx-linux-gnueabi-

５．u-boot ができた。成功。

６．u-boot を Windows7 のZ:\ZYBO_BS_emlx\sd_image フォルダに、u-boot をコピーして、u-boot.elf に名前を変更した。

”ZYBO用のEmbedded Linux チュートリアル６（BOOT.bin の生成）”に続く。

2014年08月31日 04:47 |
ZYBO
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ZYBO用のEmbedded Linux チュートリアル４（IP追加、インプリメント）

”ZYBO用のEmbedded Linux チュートリアル３（myLed IPコアの作製２）”の続き。

・myLed IP をブロック・デザインで追加する。

５１．Diagramウインドウに空いている所で、右クリックし、右クリックメニューから Add IP... を選択した。

５２．myと入力すると、myLed_v1.0 が出てくるので、クリックしてからリターン・キーを押した。

５３．調度良い所に、myLed_v1.0 が挿入された。

５４．引用しているチュートリアルでは、 Run connection automationが出ているようだが、今回は出ていないので、自力で接続する。myLed_0 の S_AXI ポートを右クリックして、右クリックメニューから Make Connection... を選択した。

５５．Make Connection ダイアログが表示された。processing_system7_0axi_periph の M00_AXI ポートに接続できるようだ。M00_AXI を選択して、OKボタンをクリックした。

５６．processing_system7_0axi_periph の M00_AXI ポートから、myLed_0 の S_AXI ポートまで接続された。

５７．残っている LEDs_4BITs ポートを削除して、s_axi_aclk と s_axi_aresetn を手動で接続した。

５８．myLed_0 の led[3:0] ポートを右クリックして、右クリックメニューから、Create Port... を選択した。

５９．Create Port ダイアログが表示された。デフォルトのまま、OKボタンをクリックした。

６０．led[3:0] ポートが作られ、myLed_0 の led[3:0] ポートと接続された。

６１．”Embedded Linux® Hands-on Tutorial for the ZYBO をやってみた”さんで、

Address Editor上でmyLed_0はUnmapped slavesのままなので,myled_0を選択してAuto Assign Addressを実行する.

ということなので、Addressタブをクリックして、割り当てられているアドレスを見た。

・やはり myLed_0 はアドレスが割り当てられていない。

６２．myled_0 を右クリックして、右クリックメニューから Auto Assign Address を選択した。

６３．myLed_0 は、0x43C30000 番地にマップされた。

・本当はブロック・デザインをバリデーションした方が良いが、今回は忘れてしまった。

６４．ブロック・デザインをセーブする。

６５．Sourcesウインドウで、base.xdc を開く。7行目から11行目の制約が古いポート名になっているので、それを led に変更する。

６６．置換する leds_4bits_tri_o を選択して、右クリックし、右クリックメニューから Replace in Files... を選択した。

６７．base.xdc の leds_4bits_tri_o を含んだ行が表示された。Replace All ボタンをクリックした。

６８．すべて led に置換された。

６９．base.xdc をセーブした。

７０．Generate Bitｓｔream をクリックして、ビットストリームを生成する。

７１．ダイアログが出て、論理合成とインプリメントをやるかというので、Yesボタンをクリックした。

７２．論理合成の途中で、2つほど、Critical Message が出たが、OKボタンをクリックした。

７３．論理合成、インプリメント、ビットストリームの生成が終了した。問題なく成功した。

”ZYBO用のEmbedded Linux チュートリアル５（U-Bootのビルド）”に続く。

2014年08月30日 05:38 |
ZYBO
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ZYBO用のEmbedded Linux チュートリアル３（myLed IPコアの作製２）

”ZYBO用のEmbedded Linux チュートリアル２（myLed IPコアの作製１）”の続き。

３５．Sources ウインドウで、myLed_v1_0 を展開して、myLed_v1_0_S_AXI.v を選択した。

３６．myLed_v1_0_S_AXI.v の18行目に”output wire [3:0] led,”を追加した。

３７．myLed_v1_0_S_AXI.v の400行目に”assign led = slv_reg0[3:0];”を追加した。

３８．myLed_v1_0.v の18行目に”output [3:0] led,”を追加した。

３９．myLed_v1_0.v の51行目に、Ledのポート接続を追加した。

４０．．myLed_v1_0_S_AXI.v と myLed_v1_0.v をセーブして、追加した Verilog HDL コードをテストするため、論理シミュレーションのコンパイルを行う。

４１．正常にコンパイルされた。エラーは無かった。なお、テストベンチを作成していないため、波形は X や Z ばかりとなる。

４２．次は、myLed のIP化だ。Package IP の IP Identification 画面は、”ZYBO用のEmbedded Linux チュートリアル２（myLed IPコアの作製１）”の３４．にすでに示してある。

４３．IP Compatibility 画面。

４４．IP File Groups 画面。ここで、IPのファイル構成がわかる。

４５． IP customization Parameters 画面。上の Merge changes from IP Customization Parameters Wizard をクリックした。

４６．処理後のIP customization Parameters 画面。

４７．IP Ports and Interfaces 画面。Led ポートがあった。

４８．IP Addressing and Memory 画面。AXI Slave Lite ではなく、AXI Slave だった。

４９．IP GUI Customization 画面。

５０．Review and Package 画面。Re-Package IP ボタンをクリックした。

myLed IP の作製は完了だ。

”ZYBO用のEmbedded Linux チュートリアル４（IP追加、インプリメント）”に続く。

2014年08月29日 04:57 |
ZYBO
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ZYBO用のEmbedded Linux チュートリアル２（myLed IPコアの作製１）

”ZYBO用のEmbedded Linux チュートリアル１（IPのアップグレード）”の続き。

２３．DiagramウインドウのLEDｓ_４Bits を右クリックし、右クリックメニューから Delete を選んで削除する。

２４．LEDｓ_４Bits を削除後のDiagramウインドウ。

・IPを作る前に、IP Settings のデフォルト設定を Digilent に変更する。

２５．Flow Navigator のProject Manager -> Project Settings をクリックした。

２６．IPをクリックして、Packager タブをクリックすると、Vender が marsee になっていた。

２７．このままで良いのだが、Digilent に変更した。

・myLed IPコアを作製する。

２８．Tools メニューからCreate and Package IP ... をクリックした。

２９．Create and Package New IP ダイアログをが開いた。Next > ボタンをクリックした。

３０．Create a new AXI4 peripheral のラジオボタンをクリックして、Next > ボタンをクリックした。

３１．Peripheral Details で、Nameに myLed、 Display name に myLed_v1.0 (これは自動的に入力された）、Dscription に My Led IP と入力した。Next > ボタンをクリックした。

３２．Add Interfaces で、Name を S00_AXI から S_AXI に変更した。

３３．Edit IP のラジオボタンをクリックした。Finish ボタンをクリックした。

３４．edit_myLed_v1_0 プロジェクトが立ち上がった。

”ZYBO用のEmbedded Linux チュートリアル３（myLed IPコアの作製２）”に続く。

2014年08月29日 04:03 |
ZYBO
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ZYBO用のEmbedded Linux チュートリアル１（IPのアップグレード）

ZYBO用のLinuxをビルドしようと思う。Digilent社のZYBOのWebページに置いてあるPDFファイルの”Embedded Linux® Hands-on Tutorial for the ZYBO™”をやってみようと思っている。一旦、チュートリアルをやってから、好みの設定にしてみようと思っている。

すでに、このチュートリアルを行った”Being a nerd engineer”さんの”Embedded Linux® Hands-on Tutorial for the ZYBO をやってみた”を参考にさせて頂きます。
（注：Windows 7, 8 は、パス文字が260文字までの制限があります。Vivado はプロジェクト名を付けてフォルダを掘っていくので、容易に制限を超えてしまいます。その為、パスを短くするために、Windows の subst コマンドでフォルダにドライブを割り当てて、パスの長さを短くしています。詳しくは、”ZYBO用ビットマップ・ディスプレイ・コントローラの作製４（デバック、論理合成）”をご覧ください。）

このチュートリアルは、Digilent社のZYBOのWebページのZYBO Base System Design をベースに、my_Ledを追加したハードウェアを使用する。
このチュートリアルで使用しているツールは、CentOS 6 x86_64 上のVivado 2014.1 だが、私はWindows 7 上のVivado 2014.2 とVirtualBox上のUbuntu 14.04 LTS でやってみようと思っている。

1.1
１．ZYBO Base System Designをダウンロードして、Zドライブに置いた。

２．フォルダ名を zybo_base_system から ZYBO_BS_emlx に変更した。

1.2
３．Z:\ZYBO_BS_emlx\source\vivado\hw\zybo_bsd\zybo_bsd.xpr をダブル・クリックして、Vivado 2014.2 を起動した。

４．バージョンが違うからなのか、Vivado 2014.2 が立ち上がっただけだった。

５．Quick Start の Open Project をクリックする。

６．Open Project ダイアログで、zybo_bsd.xpr をクリックして、OKボタンをクリックした。

７．Vivado 2014.2 が立ち上がった。

８．Sources ウインドウの system_wrapper.v を展開して、ブロック・デザインの system_i をダブル・クリックして、ブロック・デザインを表示した。

９．この時にブロック・デザインが Read Only になってしまった。

１０．Vivado を閉じて、Explorerのプロパティから読み取り専用チェックを外して、サブフォルダまで適用した。

１１．もう一度、Vivado 2014.2 を起動して zybo_bsdプロジェクトを開いたがやはり、Read Onlyだった。

１２．C:\Users\Masaaki\Documents\Vivado\Zynq\ZYBO\ZYBO_BS_emlx\source\vivado\hw\zybo_bsd\zybo_bsd.xpr を右クリックして、右クリックメニューからプロパティを選ぶ。（注：Z:\ZYBO_BS_emlx\source\vivado\hw\zybo_bsd\zybo_bsd.xpr をダブル・クリックしてもアップグレード出来ないので、Cドライブから起動する必要があるようです。）

１３．プロパティ・ダイアログにブロックの解除ボタンがあるので、それをクリックする。

これでブロックが解除された。

１４．C:\Users\Masaaki\Documents\Vivado\Zynq\ZYBO\ZYBO_BS_emlx\source\vivado\hw\zybo_bsd\zybo_bsd.xprをダブル・クリックして Vivado 2014.2 を立ちあげた。

１５．Older Project Version ダイアログが表示された。これで正常だ。

１６．Automatically Upgrade to the current version のラジオボタンがクリックされているので、そのままOKボタンをクリックした。

１７．Project Upgrade ダイアログが表示された。Report IP Status ボタンをクリックした。

１８．Vivado のIP Status ウインドウにUpgrade Selected ボタンが表示され、クリックした。

１９．Upgrade IP ダイアログが表示された。OKボタンをクリックした。

２０．IPのアップグレードが終了し、Diagramウインドウが表示された。

２１．一旦、Vivado プロジェクトを閉じて、もう一度、Z:\ZYBO_BS_emlx\source\vivado\hw\zybo_bsd\zybo_bsd.xpr をダブル・クリックして、Vivado 2014.2 を起動する。

２２．system ブロック・デザインを開いた。

”ZYBO用のEmbedded Linux チュートリアル２（myLed IPコアの作製１）”に続く。

2014年08月27日 04:03 |
ZYBO
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ZYBO用カメラ表示回路の作製６（デバック２、完成）

”ZYBO用カメラ表示回路の作製５（デバック１）”の続き。

前回、ビットマップ・ディスプレイ・コントローラのAXI4 Read トランザクションとカメラ・インターフェースのAXI4 Write トランザクションがどちらもDecode Error（RRESP, BRESPが 3）となってしまった。この原因を追求する。

問題だと思ったのは、IPを作製するときにIPのアドレス範囲をHD解像度の画像で良いので、8Mバイトとしたことだ。

bitmap_disp_cntrler_axi_master_0 と mt9d111_inf_axi_master_0 のアドレス範囲が23ビット長になっている。これは、0番地から2の23乗-1番地までのアドレスのみのアクセス範囲になっているじゃないだろうか？と言うことだ。スレーブならば、必要なアドレス領域を指定して、オフセットアドレスを設定できるが、マスタは違うんじゃないだろうか？
Zynqは0番地から0x3FFFFFFFまでの１Gバイトのメモリを持つことができるので、この範囲を指定する必要があるんじゃないだろうか？つまり0番地から2の30乗-1までアクセスできる必要があるので、1Gバイトをアクセス範囲として指定する必要があるんじゃないか？と思った。これが0x80000000～0xBFFFFFFFまでのアドレス領域にアクセスする必要があれば、2の32乗のアドレスをアクセス範囲とする必要がある。
それで、それぞれのIPを呼び出して修正を試みた。

・bitmap_disp_cntrler_axi_master_0 を右クリックして右クリックメニューから、Edit in IP Packager を選択した。

・Edit in IP Packager ダイアログが表示された。これで問題ないのでOKボタンをクリックした。

・IPの編集プロジェクトが開いた。IP Addressing and Memory のRange はpow(2, 23) となっている。

・Range を pow(2, 30) に変更した。

・Review and Package をクリックして、Re-Package IP ボタンをクリックした。

・同様に、mt9d111_inf_axi_master_0 も Range を pow(2, 30) に変更した。

・V_ZYBO_CAMD142 プロジェクトに戻って、Address Editor を見てみると、bitmap_disp_cntrler_axi_master_0 と mt9d111_inf_axi_master_0 のアドレスは0x00000000からの512Mバイトとなっていた。ZYBOは512MバイトのDDR3 SDRAMを搭載しているので、それで制限されてしまっていると思う。

これで、論理合成、インプリメント、ビットストリームの生成を行い、ハードウェアをSDKにエクスポートして、FPGAをコンフィギュレーションし、ソフトウェアを起動したところ、YUVの画面が写るが、再書き換えが無く、静止画の様になってしまった。ちゃんとした画像ではなく、YUVをRGBとして表示した時の画像だ。

もう一度、Vivado Analyzer で見ると、bitmap_disp_cntrler_axi_master_0 は問題ないが、mt9d111_inf_axi_master_0 のアドレスが0xf0000000 番地台にも行ってしまっていた。
またデバックを行ったが、原因は、カメラ・インターフェースIP (mt9d111_inf_axi_master_0) の pixel_fifo のData Counts タブの More Accurate Data Counts のチェックボックスをチェックしていなかったことだ。このチェックを忘れると、Data Count と empty, almost_empty の間で齟齬が生じてしまう。（”ZYBO用カメラ・インターフェースIPの作製１（シミュレーション）”を参照）

これをチェックして、IPを作り直して、再度試したところカメラ画像が表示された。完成～～～。
かなり躓いてしまったが、良かった。。。やった。。。

ZYBOにカメラ（MT9D111）をつけている様子を写真に示す。

ZYBOのカメラ画像を示す。

ビットマップ・ディスプレイ・コントローラIP（bitmap_disp_cntrler_axi_master_0）のAXI4 Read トランザクションを下に示す。RRESPは 0 で、正常だ。

カメラ・インターフェースIP（mt9d111_inf_axi_master_0）のAXI4 Write トランザクションを下に示す。BRESPも 0 で正常だ。

2014年08月25日 04:49 |
ZYBO
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ZYBO用カメラ表示回路の作製５（デバック１）

”ZYBO用カメラ表示回路の作製４（実機動作）”の続き。

前回、出来上がったZYBO用カメラ表示回路を動作させたら、画面が真っ暗だったので、デバックを行う。

・CamDispブロック・デザインを表示させた。

・ブロック・デザインで、見たいネットを右クリックして、右クリックメニューからMark Debugを選択する。

・見たいネットは、すべてデバックマークを付けた。

・Flow Navigator の Synthesis -> Run Synthesis をクリックして、論理合成をスタートした。（ブロック・デザインをセーブしたと思う。忘れてしまった。。。）

・論理合成が終了し、ダイアログが表示された。Open Synthesized Design のラジオボタンをクリックして、OKボタンをクリックした。

・Window メニューからDebug を選択した。

・Debugウインドウの Set up Debug アイコンをクリックしてDebug ウィザートを実行する。

・Set up Debugダイアログが表示された。Next >ボタンをクリックした。

・Debug を行うネットが出てくる。

・Clock Domain を指定する。Clock Domain の所で右クリックし、Select Clock Domain... を選択する。

・CamDips_i/processing_system7_0_FCLK_CLK0 を選択した。

・Clock Domain を CamDips_i/processing_system7_0_FCLK_CLK0 に設定できた。

・すべてのネットの Clock Domain を CamDips_i/processing_system7_0_FCLK_CLK0 に設定した。

・Set up Debugダイアログの ILA Gneral Options はデフォルトのままOKボタンをクリックした。

・Summary が表示されたので、Finish ボタンをクリックした。

・ILAコアが挿入されて、Debug画面が変わった。

・拡大するとILAコアがインスタンスされて、CamDisp_i と接続されているのが確認できる。

・ビットストリームを生成する。Flow Navigator で Program and Debug -> Generate Bitstream をクリックした。

・Save Project ダイアログが表示された。Save ボタンをクリックした。

・ビットストリームが生成された。

Hardware Manager を立ちあげて、実際の波形を観測する。

・ZYBOの電源をONにしておく。

・SDKでビットストリームをダウンロードし、ソフトウェアを起動しておく。

・Flow Navigator からOpen Hardware Manager を立ち上げる。

・Hardware Manager が立ち上がった。Open a new hardware target をクリックした。

・Open Hardware Target ダイアログが表示された。Next >ボタンをクリックした。

・Hardware Server Settings を設定する。Local server のデフォルトのまま、Next >ボタンをクリックした。

・Select Hardware Target を設定する。デフォルトのまま、Next >ボタンをクリックした。

・Summary が表示された。Finishボタンをクリックした。

・Hardware Managerが起動して、ILAが見えた。

・トリガー条件なしで、トリガーのアイコンをクリックした。

・波形が表示された。

・トリガー条件として、href = 1'b1 を入力して、再度、トリガーを掛けた。

・ビットマップ・ディスプレイ・コントローラのAXI4 Read トランザクションを示す。

・カメラ・インターフェースの AXI4 Write トランザクションを示す。

・カメラ・インターフェースの AXI4 Write トランザクションを拡大してみた。
BRESPが 3 （Decode Error）になっている。これはおかしい。

・ビットマップ・ディスプレイ・コントローラの AXI4 Reasd トランザクションを拡大してみた。
RRESPが 3 （Decode Error）になっている。これもおかしい。

次回はこのバグを修正する。

2014年08月24日 07:49 |
ZYBO
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ZYBO用カメラ表示回路の作製４（実機動作）

”ZYBO用カメラ表示回路の作製３（インプリメント）”の続き。

Vivado 2014.2 を使用してZYBO用カメラ表示回路を作成している。前回はインプリメントまで終了したので、Vivado でハードウェアをエクスポートしてSDKを立ちあげ、実機で動作を試みる。

・Implemented Design を開いたまま、File メニューから Export -> Export Hardware for SDK... を選択する。

・Export Hardwareダイアログが表示された。OKボタンをクリックした。

・File メニューから Launch SDK を選択した。

・Lacunch SDKダイアログが表示された。OKボタンをクリックした。

・SDKが起動した。CamDisp_wrapper_hw_platform_0 ができていた。axi_gpio_0, axi_iic_0 もアドレスが表示されている。

Cプロジェクトを作製する。

・File メニューから New -> Application Project を選択する。

・New Project ダイアログが表示された。Project Name に draw_disp と入力して、Next > ボタンをクリックした。

・Template では、Empty Application を選択する。Finish ボタンをクリックした。

・Project Explorer 上に、 CamDisp, CamDisp_bsp プロジェクトができている。

・Cソース・ファイルを生成する。CamDisp -> src フォルダを右クリックして、右クリックメニューから New -> Source File を選択する。

・New Source File ダイアログが表示された。Source file に CamDisp.c と入力して、Finish ボタンをクリックした。

・ZedBoard用のカメラ表示ソフトウェアをコピーして、ZYBO用に書き換えた。

・ZYBOの電源をONにする。

・SDKのXilinx Tools メニューから Program FPGA を選択し、Zynqをコンフィギュレーションする。

・ Program FPGA ダイアログが表示された。Program ボタンをクリックした。

・Zynqのコンフィギュレーションが開始され、終了した。

・draw_disp プロジェクトを右クリックして、右クリックメニューから、Run As -> Run Configurations... を選択する。

・Run Configurations ダイアログが表示された。Xilinx C/C++ application (GDB) を右クリックして、右クリックメニューからNew を選択する。

・draw_disp Debug ができた。デフォルトのまま、Run ボタンをクリックした。

実機にHDMIとVGAで表示を見てみたが、真っ暗だった。orz...
ピン配置はあっているので、Vivado Analyzerで動作を調査しようと思う。

”ZYBO用カメラ表示回路の作製５（デバック１）”の続き。

2014年08月22日 04:53 |
ZYBO
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2つの AXI4 Master ポートを持つ XPS 用 IP の書き方（ISE14.7 の XPS）

ISE14.7 の XPS で2つのAXI4 Master ポートを持つ XPS 用 IP の書き方の覚書です。

2つのAXI4 Masterポートを下のようにMPDファイルで定義します。

BUS_INTERFACE BUS = M_AXI_0, BUS_STD = AXI, BUS_TYPE = MASTER
BUS_INTERFACE BUS = M_AXI_1, BUS_STD = AXI, BUS_TYPE = MASTER

AXI4バスのパラメータを下のように書いて、M_AXI_0, M_AXI_1 で共用していました。

PARAMETER C_M_AXI_ADDR_WIDTH = 32, DT = integer, ASSIGNMENT = CONSTANT, BUS = M_AXI_0:M_AXI_1
PARAMETER C_M_AXI_DATA_WIDTH = 128, DT = integer, RANGE = (32, 64, 128, 256), BUS = M_AXI_0:M_AXI_1

そうすると、一見うまく行っているように見えます。32ビットデータバス幅では、AXIインターコネクトを通して、DDR3 SDRAMへWrite できていましたが、64ビットデータバス幅、128ビットデータバス幅だと、BVALIDが帰って来ません。DDR3 SDRAMへのData Write ができていないようです。
担当するAXIインターコネクトの設定を見ると、Master Information を表示させた時に、該当するAXI4 Master Port が表示されません。論理合成やインプリメントで通っても、おかしくなっているようです。

そこで、同じ2つのAXI4 Masterポートを定義しても、それぞれのパラメータを定義して使用すると問題なく BVALIDが帰ってきました。データ Write も問題ないようです。
こんな感じです。

PARAMETER C_M_AXI_0_ADDR_WIDTH = 32, DT = integer, ASSIGNMENT = CONSTANT, BUS = M_AXI_0
PARAMETER C_M_AXI_0_DATA_WIDTH = 64, DT = integer, RANGE = (32, 64, 128, 256), BUS = M_AXI_0
・・・・・
PARAMETER C_M_AXI_1_ADDR_WIDTH = 32, DT = integer, ASSIGNMENT = CONSTANT, BUS = M_AXI_1
PARAMETER C_M_AXI_1_DATA_WIDTH = 64, DT = integer, RANGE = (32, 64, 128, 256), BUS = M_AXI_1

こうすると、担当するAXIインターコネクトの設定のMaster Information に、該当するAXI4 Master Port が表示されました。
当然、HDLも同様にパラメータを増やしました。

2014年08月21日 11:15 |
EDK
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ZYBO用カメラ表示回路の作製３（インプリメント）

”ZYBO用カメラ表示回路の作製２（プロジェクト、ブロック・デザイン作製）”の続き。

前回で、ブロック・デザインが出来上がったので、今回は、HDLのラッパー・ファイルを生成して、インプリメントを行う。

・ブロック・デザインの Cam_Disp を右クリックして、右クリックメニューから Create HDL Wapper... を選択する。

・Create HDL Wapper ダイアログが表示された。そのまま、OKボタンをクリックした。

・CamDisp_wapper.v が生成されて、トップ・ファイルになった。

・次に、File -> Add Source... から、制約ファイルを生成した。名前は、V_ZYBO_CAMD.xdc とした。

・V_ZYBO_CAMD.xdc に、”ZYBO用ビットマップ・ディスプレイ・コントローラの作製５（制約の生成、インプリメント）”で生成した制約をコピーした。

・Flow Navigaotr の Synthesis -> Run Synthesis をクリックして、論理合成を行った。

・論理合成が問題なく終了し、Synthesis Completed ダイアログが表示された。Open Synthesized Design のラジオボタンをクリックして、OKボタンをクリックした。

・Synthesized Design が開いた。ここで、残りの出力端子の出力レベルと配置の制約を行う。

・配置制約は書き終わったので、セーブした。

・Flow Navigator の Program and Debug -> Generate Bitstream をクリックして、インプリメントとビットストリームの生成を行った。

・インプリメントでエラー発生。pclkがクロック入力ピンじゃないというエラーだ。

[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of this override is highly discouraged. These examples can be used directly in the .xdc file to override this clock rule.
	< set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets pclk_IBUF] >

	pclk_IBUF_inst (IBUF.O) is locked to IOB_X0Y47
	 and pclk_IBUF_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y15

・制約ファイルに CLOCK_DEDICATED_ROUTE 制約を追加して、再度インプリメントを行った。

・その結果、タイミング・エラーが発生した。

・クロック間のパスがタイミング・エラーだった。

・クロック間のFalse Path制約を追加した。Timing Summary の Rerun をクリックした。

・タイミング制約を追加して、再計算してくれるようだ。タイミング制約をパスできるようだ。

・再度、インプリメントを行った。今度は、タイミング制約をパスしている。

・Implemented Design を開いて、pclk のIOパッドからBUFG までの配線遅延を見た。1.879nsec なので、大丈夫そう。

・そう言えば、pclk のクロック・ピリオド制約と入力ピンのセットアップ時間制約を忘れていたので、制約を行った。制約を行う際には、”Triple Frame Buffer Controller の追加５（インプリメント、実機検証）”で実際に測定した pclk を参考にした。

・インプリメントを行うと、タイミング・エラーが出た。pclk のピリオド制約を入れたので、clk_fpga_0 との間で、タイミング・エラーが出てしまった。

・False Path制約を追加した。

・Timing Summary の Rerun をクリックした。

・False Path制約を追加すれば問題無さそうだ。

・インプリメントを行ったところ成功した。

制約ファイル (V_ZYBO_CAMD.xdc) を貼っておく。（2014/08/25：I2CのPULLUPを追加。2 Mega pixel Camera Module MT9D111 JPEG Out + HQ lensでも動作可能とするため）

set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[0]}]
set_property PACKAGE_PIN J18 [get_ports {vga_blue[3]}]
set_property PACKAGE_PIN K19 [get_ports {vga_blue[2]}]
set_property PACKAGE_PIN M20 [get_ports {vga_blue[1]}]
set_property PACKAGE_PIN P20 [get_ports {vga_blue[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[4]}]
set_property PACKAGE_PIN G19 [get_ports {vga_blue[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[0]}]
set_property PACKAGE_PIN F20 [get_ports {vga_green[5]}]
set_property PACKAGE_PIN H20 [get_ports {vga_green[4]}]
set_property PACKAGE_PIN J19 [get_ports {vga_green[3]}]
set_property PACKAGE_PIN L19 [get_ports {vga_green[2]}]
set_property PACKAGE_PIN N20 [get_ports {vga_green[1]}]
set_property PACKAGE_PIN H18 [get_ports {vga_green[0]}]
set_property PACKAGE_PIN F19 [get_ports {vga_red[4]}]
set_property PACKAGE_PIN G20 [get_ports {vga_red[3]}]
set_property PACKAGE_PIN J20 [get_ports {vga_red[2]}]
set_property PACKAGE_PIN L20 [get_ports {vga_red[1]}]
set_property PACKAGE_PIN M19 [get_ports {vga_red[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports vga_hsync]
set_property IOSTANDARD LVCMOS33 [get_ports vga_vsync]
set_property PACKAGE_PIN P19 [get_ports vga_hsync]
set_property PACKAGE_PIN R19 [get_ports vga_vsync]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_0_B_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_1_R_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_2_G_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_clk_p]
set_property PACKAGE_PIN D19 [get_ports TMDS_tx_0_B_p]
set_property PACKAGE_PIN C20 [get_ports TMDS_tx_1_R_p]
set_property PACKAGE_PIN B19 [get_ports TMDS_tx_2_G_p]
set_property PACKAGE_PIN H16 [get_ports TMDS_tx_clk_p]

set_property PACKAGE_PIN T14 [get_ports {cam_data[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[6]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {cam_data[0]}]
set_property PACKAGE_PIN U14 [get_ports {cam_data[6]}]
set_property PACKAGE_PIN T15 [get_ports {cam_data[5]}]
set_property PACKAGE_PIN U15 [get_ports {cam_data[4]}]
set_property PACKAGE_PIN P14 [get_ports {cam_data[3]}]
set_property PACKAGE_PIN V17 [get_ports {cam_data[2]}]
set_property PACKAGE_PIN R14 [get_ports {cam_data[1]}]
set_property PACKAGE_PIN V18 [get_ports {cam_data[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports mt9d111_iic_scl_io]
set_property IOSTANDARD LVCMOS33 [get_ports mt9d111_iic_sda_io]
set_property IOSTANDARD LVCMOS33 [get_ports href]
set_property IOSTANDARD LVCMOS33 [get_ports pclk]
set_property IOSTANDARD LVCMOS33 [get_ports standby]
set_property IOSTANDARD LVCMOS33 [get_ports vsync]
set_property IOSTANDARD LVCMOS33 [get_ports xck]
set_property PACKAGE_PIN V15 [get_ports mt9d111_iic_scl_io]
set_property PACKAGE_PIN W14 [get_ports mt9d111_iic_sda_io]
set_property PACKAGE_PIN W15 [get_ports vsync]
set_property PACKAGE_PIN Y14 [get_ports href]
set_property PACKAGE_PIN T11 [get_ports standby]
set_property PACKAGE_PIN T10 [get_ports pclk]
set_property PACKAGE_PIN U12 [get_ports xck]

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets pclk_IBUF]


set_false_path -from [get_clocks n_0_BUFR_pixel_clk_io] -to [get_clocks clk_fpga_0]
set_false_path -from [get_clocks clk_fpga_0] -to [get_clocks n_0_BUFR_pixel_clk_io]


create_clock -period 55.560 -name pclk -waveform {0.000 27.780} [get_ports pclk]
set_input_delay -clock [get_clocks pclk] 10.800 [get_ports {cam_data[0] cam_data[1] cam_data[2] cam_data[3] cam_data[4] cam_data[5] cam_data[6] cam_data[7] href pclk vsync}]


set_false_path -from [get_clocks pclk] -to [get_clocks clk_fpga_0]
set_false_path -from [get_clocks *] -to [get_clocks pclk]

set_property PULLUP true [get_ports mt9d111_iic_scl_io]
set_property PULLUP true [get_ports mt9d111_iic_sda_io]

2014年08月20日 05:19 |
ZYBO
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ZYBO用カメラ表示回路の作製２（プロジェクト、ブロック・デザイン作製）

”ZYBO用カメラ表示回路の作製１（準備編）”の続き。

”ZYBO用カメラ・インターフェースIPの作製２（IP化）”で出来上がった ZYBO用カメラ・インターフェースIP と”ZYBO用ビットマップ・ディスプレイ・コントローラIP４（IP化）”を使用して、カメラ表示回路を作製する。

・Vivado 2014.2 のプロジェクトを作製した。Default Part は xc7Z010clg400-1 を選択した。

・ZYBO用ビットマップ・ディスプレイ・コントローラIPのフォルダ BMDispC と、ZYBO用カメラ・インターフェースIPのふぉるだ CamInf を新規作成した。

・そこに、それぞれのアーカイブしたIPのZIPファイルの内容をコピーした。

・左の Flow Navigator -> Project Manager -> IP Catalog をクリックする。

・右に IP Catalog のウインドウが出る。そこで右クリックして、右クリックメニューから IP Setting... を選択する。

・Project Setting のダイアログが出る。Add Repository... ボタンをクリックする。

・ BMDispC フォルダを選択した。

・Project Setting のダイアログに戻ると、ZYBO用ビットマップ・ディスプレイ・コントローラIPが追加されている。

・同様に、ZYBO用カメラ・インターフェースIPも追加した。

・IP Catalog のBase IP に追加された。

・左の Flow Navigator -> Project Manager -> Create Block Design をクリックする。

・Create Block Design ダイアログが出る。CamDisp と入力して、OKボタンをクリックする。

・Diagramウインドウが開く。

・Add IPをクリックして、IPコアをインポートする。

・IPのカタログが出てくるので、ZYNQ 7 Processing System をダブルクリックする。

・ZYNQがインポートされた。

・ZYNQをダブル・クリックした。

・ZYNQ7 Processing System (5.4) のRe-customize IP ダイアログが表示された。
ここでZYBOのWebサイトからダウンロードしたZYBOの設定ファイル (ZYBO_zynq_def.xml)を読み込む。Digilent社のZYBOサイトの”ZYBO Board Definition File for configuring the Zynq Processing System core in Xilinx Platform Studio and Vivado IP Integrator”のZIPの中に入っている。

・Import XPS Settingsをクリックする。

・ZYBO_zynq_def.xmlを指定して、OKボタンをクリックした。

・ZYBOのMIOの情報などが設定された。

・Page Navigatgor から、Clock Configuration をクリックし、PL Fabric Clocks を展開し、FCLK_CLK0を100MHzに設定する。

・更に、FCLK_CLK1をビットマップ・ディスプレイ・コントローラIP用の25MHz、FCLK_CLK2をMT9D111のXCK用の36MHzに設定した。

・processing_system7_0 のポートが増えた。

・Run Block Automation をクリックすると、processing_system_0 の選択肢が出てくるので選択した。

・Run Block Automation ダイアログが開いた。OKボタンをクリックした。

・DDRとFIXED_IOの外部ポートが追加された。

・Add IP で、bitmap_disp_cntrler_axi_master（ZYBO用ビットマップ・ディスプレイ・コントローラIP）と mt9d111_inf_axi_master（ZYBO用カメラ・インターフェースIP）を追加した。

・PSのAXI HP0ポートを有効にするため、ZYNQ 7 Processing System をダブルクリックする。

・PS-PL Configuration で HP Slave AXI Interface -> S AXI HP0 interface にチェックを入れる。

・Run Block Automation から /processing_system7_0/A_AXI_HP0 を選択した。

・Run Block Automation ダイアログが表示された。そのままOKボタンをクリックした。

・AXIインターコネクトやリセットIPが追加され、bitmap_disp_cntrler_axi_master_0 のM_AXI ポートと /processing_system7_0/A_AXI_HP0 が接続された。

・同様に、mt9d111_inf_axi_master_0 も接続した。

・init_done を出力するために AXI_GPIO を追加した。

・AXI IIC を追加したり、外部ポートを接続したりして、ブロック・デザインが完成した。

・Validate Desin アイコンをクリックして、デザインを確認したら成功した。これで、ブロック・デザインは完成した。

・Address Editor タブの表示を示す。

ブロック・デザインを tcl ファイルにエクスポートしてみる。

・File メニューから Export -> Export Block Design... を選択した。

・Export Block Design ダイアログが表示された。OKボタンをクリックした。

・Z:/V_ZYBO_CAMD142/CamDisp.tcl が生成されている。

”ZYBO用カメラ表示回路の作製３（インプリメント）”に続く。

2014年08月19日 03:53 |
ZYBO
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ZYBO用カメラ・インターフェースIPの作製２（IP化）

”ZYBO用カメラ・インターフェースIPの作製１（シミュレーション）”の続き。

今回はZYBO用カメラ・インターフェースIPを IP化する。

・Toolsメニューから Create and Package IP... を選択した。

・Create And Package New IPダイアログが立ち上がった。Next >ボタンをクリックした。

・Package your projectのラジオボタンが選択されていたので、そのまま、Next >ボタンをクリックした。

・Package your project の Packaging IP in the Project の Include .xci files が選択されていた。これは、最初にIPコアを生成する場合に選択するそうだ。そのまま、Next >ボタンをクリックした。

・New IP Creation が表示された。Finish ボタンをクリックした。

・Finish Packaging successfully ダイアログが表示された。OKボタンをクリックした。

・Package IP ウインドウが表示された。

・IP Identification が表示されている。Vender display name と Company url を入力した。

・IP Compatibility 画面だ。

・IP File Groups 画面。

・IP Customization Parameters 画面。ここで、C_UPSIDE_DOWN パラメータを編集する。

・C_UPSIDE_DOWN パラメータは、0 - 正常、1 - 逆転の値しか無いので、値を制限する。

・C_UPSIDE_DOWN パラメータをダブル・クリックする。

・Edit IP Parameter 画面で、Should the value be restricted? のラジオボタンで、Yesをクリックする。

・List of values が選択されている。

・Enter one list element in the left box.Use Arrow Buttons to organize the list in the right box. で左のボックスに 0 と 1 を入れて、右向き矢印ボタンをクリックした。すると、右のボックスに値を入れることが出来る。

・C_UPSIDE_DOWN パラメータを見ると、"0 1"の選択肢が入った。

・IP Ports and Interface 画面。入出力ポートがリストされてた。ACLK と ARESETN も認識されていた。

・IP Addressing and Memory 画面では、AXI Master のMemory Mapが表示されていた。これでは4GBの領域全部なので設定を行う

・最大の解像度HDは、1920 * 1080 * 4（1ピクセルは4バイト） = 8,294,400 バイト使用する。それより大きく、一番小さい2のｎ乗の値は、2~23 = 8,388,608 バイト。

・~~よって、Range Dependency を pow(2,23) に書き換えたところ、Range は予想通り、8388608 となった。~~　（2014/10/25：追記）AXI Master のアドレスは、0番地からのアドレス範囲を示すため、pow(2,30) = 1GB とした。

・IP GUI Customization 画面では、IP Integrator でインスタンスする際のシンボルが表示された。C_UPSIDE_DOWN パラメータを見るとリストになっているのがわかる。

・Review and Package 画面で、Package IP ボタンをクリックして、IPを作製した。

・Finished packaging successfully. ダイアログが出た。OKボタンをクリックした。

・IP生成後のVivado 2014.2の画面。Sources ウインドウに、IP-XACTにcomponet.xml ができているのが見える。

次にIPのアーカイブを作る。

・Package IP 画面のReview and Package から edit package settings をクリックする。

・After Packageing で Create archive of IP にチェックを入れる。Vender も marsee に変更した。

・この状態で、Re-Package IP ボタンをクリックすると、xilinx.com_user_mt9d111_inf_axi_master_10.zip がプロジェクト・フォルダに生成された。

・これがZIPファイルの中身。IPがパックされているようだ。

これで、ZYBO用カメラ・インターフェースIPを生成することができた。

2014年08月17日 05:41 |
ZYBO
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ZYBO用カメラ・インターフェースIPの作製１（シミュレーション）

”ZYBO用カメラ表示回路の作製１（準備編）”で、ZedBoard 用のカメラ・インターフェース・ボードとカメラ（MT9D111）を使うことにした。
今回は、カメラ・インターフェースIPを作成する、と言うか、ZedBoard用がそのまま使えるはずなので、それをコピーしてVivado 2014.2 のIPとして作製する。但し、pixel_fifo はVivado で作り直す。

・ZYBO用の Vivado 2014.2 のプロジェクトを作製し、ZedBoard用のカメラ・インターフェース用HDLを移植した。まだ、pixel_fifo は生成していない。

・Project Manager から IP Catalog をクリックする。

・IP Catalog タブの Memories & Storage Elements -> FIFOs -> FIFO Generators をダブル・クリックする。

・FIFO Generator ダイアログが立ち上がる。Basicタブの内容を示す。
　・Independent Clocks Block RAMを選択した。
　・Interface Type は Native のまま。

・Native Ports の内容。
　・Read Mode を First Word Fall Through に変更。
　・Data Port Parameters -> Write Width を 64 に変更。
　・Data Port Parameters -> Write Depth を 512 にへ変更。

・Status Flags の内容。
　・Optional Flags の Almost Full Flag と Almost Empty Flag をチェック。
　・Overflow と UnderFlow Flag をチェック。

・Data Counts タブの内容。
　・Read Data Count (Synchronized with Read Clk) にチェックを入れ~~て、Read Data Count Width を 9 に設定する。~~ More Accurate Data Counts にチェックを入れる。Read Data Count Width を 10 に設定する。（2014/08/24：修正）

・Summary タブの内容。

・OKボタンをクリックすると、Generate Output Products ダイアログが出てきた。Generate ボタンをクリックした。

・pixel_fifo IP が生成された。

・Behavioral Simulation を行った。波形的には問題ないようだ。

2014年08月16日 12:28 |
ZYBO
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ZYBO用カメラ表示回路の作製１（準備編）

ZYBOでカメラ表示をしようということで、カメラ表示回路を作ることにした。
恒例のシングル・バッファのフレーム・バッファを使用したカメラ表示回路を作製することにする。シングル・バッファのフレーム・バッファでは、カメラのWrite が 15fps(frame per second)、表示が 60fpsという状況であるため、表示している物体が動いた時に画像が乱れるのはわかっているが、とりあえずシングル・バッファで作製する。
”ZedBoard Linux のフレームバッファにカメラ画像を表示８（カメラ画像表示成功）”で、ZedBoard を使用したカメラ表示ができているので、これをベースに作製することにする。
カメラはMT9D111 を使用し、そのインターフェース・ボードとして、ZedBoard 用のカメラ・インターフェース・ボードを使用する。その回路図とパターン図を下に示す。

この ZedBoard 用のカメラ・インターフェース・ボードを使用する場合に一番問題となるのが、PCLK入力のピン位置だ。これはカメラのクロックの入力なので、SRCCかMRCC に割り当てたいところだ。。。（”ZedBoard用CMOSカメラボードの作製１（カメラモジュールの検討）”参照）
”ZYBO Reference Manual”の 24ページからの”16 Pmod Connectors”を見ると、Standard Pmodは、200Ωの抵抗がシリーズに入れてあるので、これは使用しないほうが良さそうということで、Pmod JA, JB, JC を利用することになる。下に、”ZYBO Reference Manual”の 24ページからの”16 Pmod Connectors”の”Table9. Pmod pinout.”を引用する。

次に、ZYBOの使用しているZynq-7000 の ZYNQ XC7Z010-1CLG400C で Pmod のピンがどのIOに割り当てられているかを調べる。これは、”Zynq-7000 All Programmable SoC パッケージおよびピン配置製品仕様 UG865 (v1.4) 2014 年 6 月 11 日”の35ページからでも調べられるが、”Zynq-7000 All Programmable SoC Package Files”から”xc7z010clg400pkg.txt”を見ても検索しやすいので、良いと思う。
これらを見ると、Pmod JD の U14, U15 が SRCC なので、ここにPCLKを入れたほうが良いのだが、既存のインターフェース・ボードを使っているので、このピンは使用できない。よって通常のIOピンからクロックを入れることになる。
つまりは、何処のPmod コネクタを使用しても変わらないので、Pmod JC, JD を使用することにする。

”ZYBO用カメラ表示回路の作製２（プロジェクト、ブロック・デザイン作製）”に続く。

2014年08月15日 08:49 |
ZYBO
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Vivado 2104.2でSystemVerilog をやってみた７（アンパック型配列とパック型配列２）

今回は、”AR# 51836　Vivado 合成のデザインアシスタント - SystemVerilog - 集合体データ型”のアンパック型配列サンプル (aggregate_data_types_example1.zip) とパック型配列サンプル (aggregate_data_types_example2.zip) のシミュレーションを行う。

共通に使用するテストベンチ (array_tb.sv) をまずは下に貼っておく。

`timescale 1ns / 1ps

module array_tb;
    parameter DELAY = 5;

    logic   clk;
    logic   [7:0]   address;
    wire    [7:0]   data;
    logic           cs;
    logic           we;
    logic           oe;

    logic   [7:0]   dout;

    array_unpacked array_unpacked_i (.*);

    initial begin
        clk = 1'b0;
        forever begin
            clk = #10 ~clk;
        end
    end

    assign data = dout;

    initial begin
        cs = 1'b1;
        oe = 1'b0;
        we = 1'b0;
        address = 8'h0;
        dout = 8'h12;

        @(posedge clk);    // next rising clock
        #DELAY;
        @(posedge clk);    // next rising clock
        #DELAY;
        we = 1'b1;  // Write

        @(posedge clk);    // next rising clock
        #DELAY;
        dout = 8'hzz;
        we = 1'b0;

        @(posedge clk);    // next rising clock
        #DELAY;
        oe = 1'b1;

        @(posedge clk);    // next rising clock
        #DELAY;
        @(posedge clk);    // next rising clock
        #DELAY;
        oe = 1'b0;

        @(posedge clk);    // next rising clock
        #DELAY;
        address = 8'h8;
        dout = 8'h34;
        we = 1'b1;  // Write

        @(posedge clk);    // next rising clock
        #DELAY;
        dout = 8'hzz;
        we = 1'b0;

        @(posedge clk);    // next rising clock
        #DELAY;
        oe = 1'b1;

        @(posedge clk);    // next rising clock
        #DELAY;
         @(posedge clk);    // next rising clock
        #DELAY;
       oe = 1'b0;
    end

endmodule

まずは、アンパック型配列サンプル (aggregate_data_types_example1.zip) の Behavioral Simulation を行った。表示された波形を下に示す。

0番地には 12 が Write できて、Read もできている。（点線のカーソル部分） 8番地は、34 を Write して、Read 時に xx となっている。（実線のカーソル部分）

次に、Post-Synthesis Simulation を行った。表示された波形を下に示す。

0番地に 12 を Write したはずが、Read では00 が読めた。（点線のカーソル部分） 8番地は、34 を Write して、Read 時に 34 を Read できている。（実線のカーソル部分）

Behavioral Simulation と Post-Synthesis Simulation の結果が全く違う。どうしたことだろう？

次に、Post-Implemantaion Simulation を行った。表示された波形を下に示す。

Post-Synthesis Simulation の結果と同様な結果が得られた。

次に、パック型配列サンプル (aggregate_data_types_example2.zip) のシミュレーションを行った。

最初に、Behavioral Simulation を行った。表示された波形を下に示す。

アンパック型配列の Behavioral Simulation と同様の波形だった。

次に、、Post-Synthesis Simulation を行った。表示された波形を下に示す。

0番地に 12 を Write して、Read した結果も、8番地に 34 を Write して Read した結果も、00 となった。

次に、Post-Implemantaion Simulation を行った。表示された波形を下に示す。

Post-Synthesis Simulation と同様に、0番地に 12 を Write して、Read した結果も、8番地に 34 を Write して Read した結果も、00 となった。

アンパック型配列サンプル (aggregate_data_types_example1.zip) とパック型配列サンプル (aggregate_data_types_example2.zip) のシミュレーション結果は、 Behavioral Simulation と、Post-Synthesis Simulation 、Post-Implemantaion Simulation の結果が違ってしまった。これはなぜだろう？論理合成結果は正しいのだろうか？

2014年08月13日 04:14 |
SystemVerilog
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Vivado 2104.2でSystemVerilog をやってみた６（アンパック型配列とパック型配列）

今回は、”AR# 51836　Vivado 合成のデザインアシスタント - SystemVerilog - 集合体データ型”のアンパック型配列サンプル (aggregate_data_types_example1.zip) とパック型配列サンプル (aggregate_data_types_example2.zip) を同時にやってみる。

アンパック型配列は、（aggregate_data_types_example1.zip の array_unpacked.sv から引用）

reg [DATA_WIDTH-1:0] mem [ADDR_WIDTH-1:0]; //Unpacked array declaration

で、パック型配列は、（aggregate_data_types_example2.zip の array_packed.sv から引用）

reg [DATA_WIDTH-1:0] [ADDR_WIDTH-1:0] mem ; //packed array declaration

ということだ。

まずは、aggregate_data_types_example1.zip の array_unpacked.sv からインプリメントしてみよう。このファイルは .sv とSystemVerilog の拡張子がついていても、Verilog で書かれているファイルだ。プロジェクトのボードは、ZedBoardを使用した。
インプリメントは成功したので、Implemented Design を表示してみる。

address が3ビットしか無くなっている。それもそのはず、

reg [DATA_WIDTH-1:0] mem [ADDR_WIDTH-1:0]; //Unpacked array declaration

は、reg [DATA_WIDTH-1:0] mem を ADDR_WIDTH 個インスタンスしたということであるので、ADDR_WIDTH = 8 なので、8個インスタンスするには、3ビットしかアドレスが必要ないため後の5ビットのアドレスは消されてしまった。。。

次に、パック型配列の aggregate_data_types_example2.zip の array_packed.sv のプロジェクトを作成して、インプリメントしてみた。プロジェクトのボードは、ZedBoardを使用した。
array_packed.sv のアドレスは 1024ビット幅で、データは 16ビット幅だったので、 array_packed_top.sv を作成して、アンパック型配列同様のアドレス 8ビット幅、データ 8ビット幅に書きなおした。
array_packed_top.sv を下に貼っておく。

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2014/08/11 05:26:43
// Design Name:
// Module Name: array_packed_top
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////

module array_packed_top(
    input clk,
    input [7:0] address,
    inout [7:0] data,
    input cs,
    input we,
    input oe
    );

    array_packed #(
        .DATA_WIDTH(8),
        .ADDR_WIDTH(8)
    ) array_packed_i (.*);

endmodule

インプリメントを行ったところ成功した。Implemented Design を表示してみると、address が8ビット分残っている。~~256個のメモリセルをインスタンスできていると思われる。~~

~~アンパック型配列とパック型配列の違いは、実際にはこの辺りの違いが大きいのではないか？と思う。~~

（2014/08/12：追記）
アンパック型配列とパック型配列では、同じく8個のメモリがインスタンスされていた。
パック型配列では、8ビットのアドレスが残っていたが、アドレスは1つずつ8ビット単位のメモリ素子のイネーブルに接続されているようだった。

アンパック型配列では、8個のメモリ素子に接続されている。

アンパック型配列は普通のメモリになっているが、パック型配列はこれでよいのだろうか？

2014年08月12日 14:10 |
SystemVerilog
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STAND BY ME ドラえもん（映画）を見てきました

今日、仙台のザ・モール仙台長町（THE MALL 仙台長町）のMOVIX仙台で、STAND BY ME ドラえもん（映画）を見てきました。
なかなか良かったです。泣けました。マーニーの方が好きですが、ドラえもんも良かった。3Dの品質も良かったんじゃないでしょうか？トイ・ストーリーを意識しているようでした。エンドロールとか見ても。。。

2014年08月11日 21:30 |
日記
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Vivado 2104.2でSystemVerilog をやってみた５（data_types_example4）

今回は、”AR# 51327　Vivado 合成のデザインアシスタント - SystemVerilog データ型のサポート”の data_types_example4.zip をやってみようと思う。

Vivado 2014.2 を立ち上げて data_t_ex4 プロジェクトを作成した。使用するボードを ZedBoard に設定した。今回のデータ型のサンプルはtype operator だ。下位モジュールのパラメータでポートのデータ・タイプを変更することができるようだ。

インプリメントを行い成功した。

どんな回路になっているか概略を見てみよう。Flow Navigator -> RTL Analysis -> Schematic をクリックした。

インプリメントするとDelay はなくなってしまうので、2つの adder が並んでいる。

実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。

これだとよくわからないので、中央部分を拡大した。

入力から、IBUFを通して、adder に接続され、adder からOBUF を通して出力しているのがわかる。

テストベンチ (top_tb.sv) を作成して、Vivado Simulator でシミュレーションを行った。

今回も前回同様に、Vivado 2014.2 Simulator でシミュレーションを行うことができた。

最後に、top_tb.sv を貼っておく。

`timescale 1ns / 1ps

module traffic_light_tb;
    parameter DELAY    = 5;

    logic           sensor;
    logic [15:0]    green_cnt;
    logic [15:0]    yellow_cnt;
    logic           clk;
    logic           rst;
    logic           green_light;
    logic           yellow_light;
    logic           red_light;

    traffic_light traffic_light_i (.*);

    initial begin
        clk = 1'b0;
        forever begin
            clk = #10 ~clk;
        end
    end

    initial begin
        rst = 1'b1;
        #20 rst = 1'b0;
    end

    initial begin
        sensor = 1'b0;
        green_cnt = 5;
        yellow_cnt = 10;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        @(posedge clk);    // 次のクロックへ
        #DELAY;
        @(posedge clk);    // 次のクロックへ
        #DELAY;
        sensor = 1'b1;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        green_cnt = 0;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        yellow_cnt = 0;

    end

endmodule

2014年08月10日 08:56 |
SystemVerilog
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Vivado 2104.2でSystemVerilog をやってみた４（data_types_example3）

今回は、”AR# 51327　Vivado 合成のデザインアシスタント - SystemVerilog データ型のサポート”の data_types_example3.zip をやってみようと思う。

Vivado 2014.2 を立ち上げて data_t_ex3 プロジェクトを作成した。使用するボードを ZedBoard に設定した。今回のデータ型のサンプルはステートマシンだ。

インプリメントを行い成功した。

どんな回路になっているか概略を見てみよう。Flow Navigator -> RTL Analysis -> Schematic をクリックした。

うん。常識的なステートマシンの実装のようだ。

実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。

テストベンチ traffic_light_tb.sv を作成して、Vivado Simulator でシミュレーションを行った。今回はシミュレーションを行うことができた。

ステートマシンのステートの表示が値ではなく、定義した名前で表示されていて、とっても見やすい。VHDLと同じになった。とても良いと思う。

最後に、テストベンチ traffic_light_tb.sv を貼っておく。

`timescale 1ns / 1ps

module traffic_light_tb;
    parameter DELAY    = 5;

    logic           sensor;
    logic [15:0]    green_cnt;
    logic [15:0]    yellow_cnt;
    logic           clk;
    logic           rst;
    logic           green_light;
    logic           yellow_light;
    logic           red_light;

    traffic_light traffic_light_i (.*);

    initial begin
        clk = 1'b0;
        forever begin
            clk = #10 ~clk;
        end
    end

    initial begin
        rst = 1'b1;
        #20 rst = 1'b0;
    end

    initial begin
        sensor = 1'b0;
        green_cnt = 5;
        yellow_cnt = 10;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        @(posedge clk);    // 次のクロックへ
        #DELAY;
        @(posedge clk);    // 次のクロックへ
        #DELAY;
        sensor = 1'b1;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        green_cnt = 0;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        yellow_cnt = 0;

    end

endmodule

2014年08月10日 05:09 |
SystemVerilog
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Vivado 2104.2でSystemVerilog をやってみた３（data_types_example2）

今回は、”AR# 51327　Vivado 合成のデザインアシスタント - SystemVerilog データ型のサポート”の data_types_example2.zip をやってみようと思う。

Vivado 2014.2 を立ち上げてプロジェクトを作成した。最初は、ZedBoardのプロジェクトを作成したが、IOピンが足りなかったので、Kintex-7 の xc7k160tfbg676-1 に変更した。

これでインプリメントが成功した。下に、IOポートの様子を示す。

shortreal 型の real_out は 64ビット幅だ。realtime 型の time_out も同様に 64ビット幅だ。

どんな回路になっているか概略を見てみよう。Flow Navigator -> RTL Analysis -> Schematic をクリックした。

a 入力だけに加算器とレジスタがあって、他は固定出力だった。

実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。

縦に長い回路になっている。下の方は固定値のIOピンのようだ。
上の方を拡大してみた。

a 入力あたりだ。

論理シミュレーションを行ったところ、エラーだった。System Verilog real type portはサポートされていないそうだ。

ERROR: [XSIM 43-3190] File "C:/Users/ono/Documents/HDL/Vivado/SV_Examples/data_t_ex2/data_t_ex2.srcs/sources_1/imports/data_types_example2/real_type_example.sv" Line 31 : The "System Verilog real type port" is not supported yet for simulation.

ModelSim ASE 10.1d でシミュレーションを行ったところ、問題なく成功した。

最後にテストベンチ real_type_example_tb.sv を下に貼っておく。

`timescale 1ns / 1ps

module real_type_example_tb;
    parameter DELAY    = 5;

    logic clk;
    int a;
    shortreal real_out;
    realtime time_out;
    longint b;

    real_type_example real_type_example_i (.*);

    initial begin
        clk = 1'b0;
        forever begin
            clk = #10 ~clk;
        end
    end

   initial begin
        a = 5;

        @(posedge clk);    // 次のクロックへ
        #DELAY;
        @(posedge clk);    // 次のクロックへ
        #DELAY;

        a = 10;
        @(posedge clk);    // 次のクロックへ
        #DELAY;

    end

endmodule

2014年08月09日 05:46 |
SystemVerilog
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Vivado 2104.2でSystemVerilog をやってみた２（data_types_example1）

”Vivado 2104.2でSystemVerilog をやってみた１（data_types_example1）”をやってみると、Total On-Chip Power が 7.997W になっていて、大変なことになっていた。

On-Chip にするとこんな感じ。I/OとDSPの消費電力が多い。

どんな回路になっているか概略を見てみよう。まずは、Flow Navigator -> RTL Analysis -> Schematic をクリックした。

ごく常識的な回路になっている。
次に、実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。

左右真ん中、上下で上の方の大きな2つの四角を拡大してみよう

DSP48E1が使われているのがわかる。

パワーを食い過ぎているのは、クロックのタイミング制約が無い為と思われるので、クロックのタイミング制約を追加する。

タイミング制約を生成してみよう。Flow Navigator -> Implementation -> Edit Timing Constraints を選択した。

clock信号のPERIOD制約を生成する。

制約をXDCファイルとしてセーブした所。

もう一度インプリメントを行うと、Total On-Chip Power は 0.148Wとなった。良かった。

やはり、PERIOD制約をかけないと、Total On-Chip Power の計算がまずくなるようだ。

2014年08月08日 17:06 |
SystemVerilog
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Vivado 2104.2でSystemVerilog をやってみた１（data_types_example1）

仙台からブログを書きます。

Vivado 2014.2 でSystemVerilog がサポートされているので、確かめてみることにした。

Vivado 2014.2 のSystemVerilog サポートの情報は、”AR# 51360　Vivado 合成のデザインアシスタント - SystemVerilog のサポート”に色々と情報があり、その下に行くとサンプルコードもある。
その内の最初の”AR# 51327　Vivado 合成のデザインアシスタント - SystemVerilog データ型のサポート”がある。そこに4つのサンプルデータがある。それは、data_types_example1.zip、data_types_example2.zip, data_types_example3.zip, data_types_example4.zip だ。
最初の data_types_example1.zip を解凍すると、ALU.sv、definitions.sv、data_type_example1_readme.txt が入っていた。このサンプルはALUの動作を表すサンプルコードとなっている。

その内の ALU.sv、definitions.sv を使用して、Vivado 2014.2 で data_t_ex1 プロジェクトを作成した。
試してに論理合成、インプリメントをしてみたが、クリティカル・ワーニングは出たが、正常に行うことが出来た。（プロジェクトは、ZedBoardのプロジェクトです）

ALU の入出力ポートの記述引用する。


`include "definitions.sv"
import definitions::*;
module ALU(
input     instruction_t     IW, 
input     logic             clock, 
output     logic [31:0]    result 
);

IWの宣言は、以下の通り。これも引用する。


typedef struct{
    logic [31:0] a, b;
    opcodes_t opcode;
    }  instruction_t;

これらの入出力ポートがどのようにインスタンスされているかを見ると、以下の図の通りになった。

IWは、IW[a], IW[b], IW[opcode] の3つのポートから構成されている。ちゃんと実装されているようだ。

次にテストベンチを作成して、Behavioral Simulation を実行したが、下のエラーが出て、どうしてもシミュレーションすることができない。

ERROR: [VRFC 10-2063] Module ＜ALU＞ not found while processing module instance ＜ALU_i＞ [C:/Users/ono/Documents/HDL/Vivado/SV_Examples/data_t_ex1/data_t_ex1.srcs/sim_1/new/ALU_tb.sv:33]
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

現在もこのエラーが原因でシミュレーションを行うことができない。下にテストベンチ (ALU_tb.sv) を貼っておくので、なにかお気づきの点がありましたら、コメント欄でお知らせください。よろしくお願いします。
`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2014/08/07 08:18:52
// Design Name:
// Module Name: ALU_tb
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////

`timescale 1ns / 1ps

`include "definitions.sv"
import definitions::*;
module ALU_tb;
    parameter DELAY    = 5;

    instruction_t     IW;
    logic             clock;
    logic [31:0]    result;

    ALU ALU_i (
//        .IW(IW),
//        .clock(clock),
//        .result(result)
        .*
     );

    initial begin
        clock = 1'b0;
        forever begin
            clock = #10 ~clock;
        end
    end

    initial begin
        IW.a = 5;
        IW.b = 2;
        IW.opcode = ADD;

        @(posedge clock);    // 次のクロックへ
        #DELAY;
        @(posedge clock);    // 次のクロックへ
        #DELAY;

        IW.opcode = SUB;
        @(posedge clock);    // 次のクロックへ
        #DELAY;

        IW.opcode = MUL;
    end
endmodule

（追加）
ModelSim ASE 10.1d でやってみました。
run 1us コマンドを実行した所、問題なくシミュレーションすることが出来ました。

Vivado 2014.2 のSimulator は SystemVerilog をシミュレーションする用途には、使わない方が良さそうですね。。。

2014年08月08日 05:11 |
SystemVerilog
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明日から仙台に1週間程度滞在します

明日の朝早く仙台に行って、1週間程度滞在します。仙台の方よろしくお願いします。
暇かもしれないで、もし良かったらツイッターなどでお声がけ下さい。

というわけで、一週間程度ブログお休みかも？です。ノートパソコンを持っていくので、向こうでSystemVerilog を勉強して、その成果をブログに書いておこうかとも思っています。
それから、JavaScript勉強会も大詰めなので、その担当パートもやる予定です。

（2014/08/07：娘の手術も無事に終わって1日たちました。心配していた痛みもそれほどではないようでした。後は回復したらつくばに帰ります）

2014年08月05日 05:11 |
日記
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ZYBO用ビットマップ・ディスプレイ・コントローラの作製６（実機動作）

”ZYBO用ビットマップ・ディスプレイ・コントローラの作製５（制約の生成、インプリメント）”の続き。

BUFRからBUFGを通す方法でXGAまではうまく行ったので、書いておこうと思う。

ハードウェアをエクスポートして、SDKを立ち上げる。

・Implemented Design を開いたまま、File メニューから Export -> Export Hardware を選択する。

・Export Hardwareダイアログが表示された。OKボタンをクリックした。

・File メニューから Launch SDK を選択した。

・Lacunch SDKダイアログが表示された。OKボタンをクリックした。

・SDKが起動した。V_ZYBO_BMDC_wrapper_hw_platform_0 ができていた。

Cプロジェクトを作製する。

・File メニューから New -> Application Project を選択する。

・New Project ダイアログが表示された。Project Name に draw_disp と入力して、Next > ボタンをクリックした。

・Template では、Empty Application を選択する。Finish ボタンをクリックした。

・Project Explorer 上に、 draw_disp, draw_disp_bsp プロジェクトができている。

・Cソース・ファイルを生成する。draw_disp -> src フォルダを右クリックして、右クリックメニューから New -> Source File を選択する。

・New Source File ダイアログが表示された。Source file に draw_disp.c と入力して、Finish ボタンをクリックした。

・XPAR_CHAR_ROM_AXI_LITE_0_S_AXI_RNG00_BASEADDR がエラーだ。

しまった。キャラクタROMのIPをVivado の IPI に入れるを忘れていた。

・Vivado に戻って、char_rom_axi_lite IP をブロック・デザインに入れた。

・これで、エラーはなくなった。

・Zynqのコンフィギュレーションが開始され、終了した。

・draw_disp プロジェクトを右クリックして、右クリックメニューから、Run As -> Run Configurations... を選択する。

・Run Configurations ダイアログが表示された。Xilinx C/C++ application (GDB) を右クリックして、右クリックメニューからNew を選択する。

・draw_disp Debug ができた。デフォルトのまま、Run ボタンをクリックした。

・プログラムRUNの後のSDK。

・800x600のSVGAの表示画面を示す。

・1024x768のXGAの表示画面を示す。（こっちは一回不安定な時がありました）

2014年08月05日 05:05 |
ZYBO
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VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラの近況

この3日間位、XGA解像度のインプリメントばかりやってました。
クロックのダイアグラムは、25MHzで processing system 7 の FCLK_CLK1 から出力したクロックを MMCM に入れて、各解像度の5倍のピクセル・クロックを出力しています。それは、BUFIOを通して、DDRモードの OSERDESE2 出力クロックとして使用しています。また、ピクセル・クロックはBUFRで5倍のピクセル・クロックを5分周して使用しています。但し、BUFRは1パンクのクロックラインしか駆動来ません。HDMIだけだったら良いのですが、VGAポートの回路も同じBUFRの出力ピクセル・クロックで駆動することはできません。この解決策として、BUFGを通して、VGAポート用回路に回しました。これだと、BUFGの遅延が効いてくることが考えられます。SVGAはぴたっと写りましたが、XGAは揺らいでいます。

次に、BUFMRを通して、その下にツリー上にBUFR をHDMIとVGA用に2つ用意することを考えました。VGAポートは2バンクにIOがまたがっているため、これはインプリメントでエラーになりました。

最後に、最初のBUFG の代わりに、PLLで作った Zero Delay Buffer を組み込みました。これでもBUFG の時のようにSVGA は表示できますが、XGAは表示できません。

やはり、最初のBUFG に戻すことにしました。これでも SVGA はちゃんと写ります。SVGAでやろうと思います。

Digilent社の zybo_base_system は、HDMIと VGA を別のストリームで処理していますので、クロックを別にできるし、こっちの実装のほうが良いかもしれません。但し、メモリ帯域は2倍必要となるでしょう。。。

2014年08月03日 22:23 |
ZYBO
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ZYBO用ビットマップ・ディスプレイ・コントローラの作製５（制約の生成、インプリメント）

”ZYBO用ビットマップ・ディスプレイ・コントローラの作製４（デバック、論理合成）”の続き。

今回は、配置制約、タイミング制約を生成して、インプリメントを行う。

・配置制約を生成するためにFlow Navigator から Synthesized Design をクリックした。

・Layout メニューから I/O Planning を選択した。

・Package タブが開いた。

・下の I/O Ports で I/OポートのSite と I/O Standard を設定した。

・設定した配置制約をセーブした。その制約を下の図に示す。

・Flow Navigator から Implementation の下の Run Implementation をクリックして、インプリメントを行った。

・タイミングエラーが出ている。

・Implementation Design を開いて、Report Timing Summary をクリックした。

・Report Timing Summary ダイアログが開いた。そのままOKボタンをクリックした。

・Timing Summary ウインドウが開いた。 n_0_BUFR_pixel_clk to clk_fpga_0 の Setup がエラーになっていた。

・Flow Navigator から Edit Timing Constraints をクリックした。

・Timing Constraints ウインドウが開く。Exceptions を展開して、Set False Path をクリックした。

・Set False Path ウインドウで、Double click to create Set False constraint をダブル・クリックする。

・Set False Path ダイアログが表示された。

・Start Points の・・・ボタンをクリックする。

・Choose Start Point ダイアログが開く。Find name of type で clocks を選択し、Findボタンをクリックした。

・クロックが5つ見つかった。 n_0_BUFR_pixel_clk を選択した。

・右向き矢印ボタンをクリックすると、Selected name ペインに、 n_0_BUFR_pixel_clk が入った。OKボタンをクリックした。

・Set False Path ダイアログの Start Points に n_0_BUFR_pixel_clk が入った。次に、End Points の・・・ボタンをクリックして終点を設定する。

・同様に、Selected name ペインに、 clk_fpga_0 を入れた。

これで、Start Points に n_0_BUFR_pixel_clk が入って、End Point に clk_fpga_0 が入ったので、OKボタンをクリックして、ダイアログを閉じる。

・Set False Path ウインドウに n_0_BUFR_pixel_clk から clk_fpga_0 までのパスが入った。

・同様に、Set False Path ウインドウに clk_fpga_0 から n_0_BUFR_pixel_clk までのパスを入れた。

・これで、False Path が設定できた。制約をセーブする。

・制約ファイルに追加されたフォールス・パスを貼っておく。

・インプリメントを行ったところ、今度は成功した。

・ビットストリームも生成できた。

制約ファイル(V_ZYBO_BMDC.xdc) を貼っておく。（2014/11/02：変更　hdmi_out_en を追加）

set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[0]}]
set_property PACKAGE_PIN J18 [get_ports {vga_blue[3]}]
set_property PACKAGE_PIN K19 [get_ports {vga_blue[2]}]
set_property PACKAGE_PIN M20 [get_ports {vga_blue[1]}]
set_property PACKAGE_PIN P20 [get_ports {vga_blue[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {vga_blue[4]}]
set_property PACKAGE_PIN G19 [get_ports {vga_blue[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_green[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {vga_red[0]}]
set_property PACKAGE_PIN F20 [get_ports {vga_green[5]}]
set_property PACKAGE_PIN H20 [get_ports {vga_green[4]}]
set_property PACKAGE_PIN J19 [get_ports {vga_green[3]}]
set_property PACKAGE_PIN L19 [get_ports {vga_green[2]}]
set_property PACKAGE_PIN N20 [get_ports {vga_green[1]}]
set_property PACKAGE_PIN H18 [get_ports {vga_green[0]}]
set_property PACKAGE_PIN F19 [get_ports {vga_red[4]}]
set_property PACKAGE_PIN G20 [get_ports {vga_red[3]}]
set_property PACKAGE_PIN J20 [get_ports {vga_red[2]}]
set_property PACKAGE_PIN L20 [get_ports {vga_red[1]}]
set_property PACKAGE_PIN M19 [get_ports {vga_red[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports vga_hsync]
set_property IOSTANDARD LVCMOS33 [get_ports vga_vsync]
set_property PACKAGE_PIN P19 [get_ports vga_hsync]
set_property PACKAGE_PIN R19 [get_ports vga_vsync]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_0_B_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_1_R_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_2_G_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_clk_p]
set_property PACKAGE_PIN D19 [get_ports TMDS_tx_0_B_p]
set_property PACKAGE_PIN C20 [get_ports TMDS_tx_1_R_p]
set_property PACKAGE_PIN B19 [get_ports TMDS_tx_2_G_p]
set_property PACKAGE_PIN H16 [get_ports TMDS_tx_clk_p]
set_property IOSTANDARD LVCMOS33 [get_ports {hdmi_out_en[0]}]
set_property PACKAGE_PIN F17 [get_ports {hdmi_out_en[0]}]

set_false_path -from [get_clocks n_0_BUFR_pixel_clk] -to [get_clocks clk_fpga_0]
set_false_path -from [get_clocks clk_fpga_0] -to [get_clocks n_0_BUFR_pixel_clk]

”ZYBO用ビットマップ・ディスプレイ・コントローラの作製６（実機動作）”に続く。

2014年08月01日 05:22 |
ZYBO
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