FC2カウンター FPGAの部屋 2016年01月08日
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ZYBO_0_2 と ZYBO_1_XGA_test との接続テスト2

ZYBO_0_2 と ZYBO_1_XGA_test との接続テスト”の続き。

おるさんにコメントでご指摘頂いたので、ビットマップ・ディスプレイ・コントローラの画像用FIFOのアンダーフローではないか?と思い、FIFOの容量を変えるか?それともAXI4 Master のバス周波数を変えてみることにした。

FIFOの容量は変えるのが面倒なので、AXI4 インターフェース・バスのクロック周波数を変更することにした。
まずは、HDMI 画像の送り側のZYBO_0_2 のAXI4 バスのクロック周波数を変更する。

Zynq PS のFCLK_CLK0 がAXI4 バスのクロックなので、それを150 MHz に変更した。
Change_of_ZYBO0_36_160108.png

これでブロックデザインをセーブして、ビットストリームの生成まで行った所、タイミングでエラーが発生した。
Change_of_ZYBO0_37_160108.png

Timing を見たところ、clk_fpga_0 のSetup が -0.266 ns になっていた。後は、Inter-Clock Paths の clk_fpga_0 と clk_fpga_1 の間が問題あるようだった。
Change_of_ZYBO0_38_160108.png

だが、このまま確かめてみようということで、ハードウェアをエクスポートして、SDKを立ち上げて、テストしてみたところ、黒いドットは変わらなかった。

次は、受け側のZYBO_1_XGA_test のAXI4 バスのクロック周波数を変更することにした。

Zynq PS のFCLK_CLK0 がAXI4 バスのクロックなので、それを125 MHz に変更した。
Change_of_ZYBO0_39_160108.png

これでブロックデザインをセーブして、ビットストリームの生成まで行った。タイミングは満足した。
Change_of_ZYBO0_40_160108.png

同様に、ハードウェアをエクスポートして、SDKを立ち上げて、テストしてみたところ、やはり黒いドットの位置も場所も変更は無いようだった。

どうやら、ビットマップ・ディスプレイ・コントローラの画像用FIFOのアンダーフローではないらしい。AXI4 バスのクロック周波数を変更すれば、位置や数が変わるはずだと思う。

もしかしたら、rgb2dvi IP か dvi2rgb IPのバグなのだろうか?

実験後、ZYBO_0_2 と ZYBO_1_XGA_test のAXI4 バスのクロック周波数を 100 MHz に戻した。
  1. 2016年01月08日 05:09 |
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