FC2カウンター FPGAの部屋 2019年10月04日
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SDx のUltra96-V2 用プラットフォームを作る2(ブロックデザインの作成)

SDx のUltra96-V2 用プラットフォームを作る1(PetaLinux 2018.3 のインストール、Vivado プロジェクト作成)”の続き。

前回は、SDx 2018.3 でUltra96-V2 用のプラットフォームを作成することにしたということで、PetaLinux 2018.3 をインストールし、Vivado プロジェクト作成を行った。今回は、ハードウェア・プラットフォーム用のブロックデザインを作成する。

やり方は、”Lab1: Creating the DSA for a Zynq UltraScale+ MPSoC Processor Design”に丁寧に掲載されているので、この資料を参照した。

Vivado 2018.3 のFlow Navigator から IP INTEGRATOR -> Create Block Design をクリックして、ブロックデザインを作成する。
Design name をUltra96V2_Platform1 とした。
SDx_platform_7_191001.png

Zynq UltraScale+ MPSoC をAdd IP した。
SDx_platform_8_191001.png

Run Block Automation をクリックして、ボード・ファイルの設定を反映する。
Run Block Automation ダイアログが開くので、OKボタンをクリックする。
SDx_platform_9_191001.png

Clocking Wizard、 Concat、 Processor System Reset をAdd IP する。
SDx_platform_10_191001.png

設定を行う。
zynq_ultra_ps_e_0 をダブルクリックして、設定画面を開く。
SDx_platform_11_191001.png

Page Navigator から PS-PL Configuration を選択する。
Geraral -> Interrupts -> IRQ1[0-7] の値を 1 に変更する。
PS-PL Interfaces -> Master Interface のAXI HPM0 FPD と AXI HPM1 FPD をチェックを解除する。
OKボタンをクリックする。
SDx_platform_12_191001.png

clk_wiz_0 をダブルクリックする。
Reset Type を Active Low に変更する。
SDx_platform_14_191001.png

SDx_platform_15_191001.png

xlconcat_0 をダブルクリックする。
Number of Ports を 1 に設定する。
SDx_platform_16_191001.png

SDx_platform_17_191001.png

Run Connection Automation をクリックする。
clk_wiz_0 の clk_in1 と proc_sys_reset_0 の slowest_sync_clk を接続する。
ただし、 proc_sys_reset_0 の slowest_sync_clk の接続先を/clk_wiz_0/clk_out1 に変更する。
SDx_platform_18_191003.png

SDx_platform_19_191003.png

並べ替え、配線を行った。オレンジの配線が今回配線した部分だ。
SDx_platform_20_191003.png

Validate Design アイコンをクリックして、デザインを検証する。
問題なかった。
SDx_platform_21_191003.png

clk_wiz_0 をダブルクリックする。
Output Clocks タブをクリックし、clk_out7 までクロック出力を活かして、以下のように設定した。
clk_out1 -> 75
clk_out2 -> 100
clk_out3 -> 150
clk_out4 -> 200.000
clk_out5 -> 300.000
clk_out6 -> 400.000
clk_out7 -> 600.000
Lab1: Creating the DSA for a Zynq UltraScale+ MPSoC Processor Design”から引用。
SDx_platform_22_191003.png

SDx_platform_23_191003.png

proc_sys_reset_0 を 6 回コピー&ペーストして、6 個のコピーを作成した。

xlconcat_0 をコピー&ペーストして、 xlconcat_1 を生成した。

Run Connection Automation をクリックして、clk_wiz_0 の clk_out2 〜 clk_out7 と proc_sys_reset_1 〜 proc_sys_reset_6 の slowest_sync_clk を接続する。
SDx_platform_24_191003.png

接続表を”Lab1: Creating the DSA for a Zynq UltraScale+ MPSoC Processor Design”の Step 2: Create an IP Integrator Design から引用する。
SDx_platform_27_191004.png

SDx_platform_25_191003.png

proc_sys_reset_1 〜 proc_sys_reset_6 の dcm_locked と ext_reset_in を手動で接続した。
SDx_platform_26_191003.png

これでブロックデザインが完成した。セーブを行った。
  1. 2019年10月04日 06:30 |
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