FC2カウンター FPGAの部屋 2019年12月10日
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Vitis 2019.2 のアプリケーション・プロジェクトの作り方2

Vitis 2019.2 のアプリケーション・プロジェクトの作り方1”の続き。

自分でアプリケーション・プロジェクトを作り、自分でアクセラレーションする関数を指定してビルドしていないので、それをやってみようと思うということで、前回は、Xilinx 社のGitHub の Xilinx/Vitis-Tutorials の Mixing C++ and RTL Kernels のソースコードを使用してVitis 2019.2 のプロジェクトを作成し、ビルドする手順を行うことができた。今回は、ビルド後のSummary を見ていこう。

Vitis のビルド後のSummary を見るのに便利なのは、binary_container_1.xclbin.link_summary を見ることのようだ。
Vitis 2019.2 の左上のウインドウ Explorer の vitis_ctut_system -> vitis_ctut -> Hardware -> binary_container_1.xclbin.link_summary をダブルクリックすると、Vitis Analyzer が起動する。
Vitis_tub_16_191210.png

Vitis_tub_17_191210.png

binary_contaianer_1 (Hardware) のSummary が表示されている。

左ウインドウの項目をクリックしていく。

System Diagram をクリックした。
Vitis_tub_18_191210.png

これは、binary_contaianer_1 (Hardware) の接続ブロック図?かな?
Vivado のブロックデザインを見てみると、確かに Zynq UltraScale+ MPSoC の S_AXI_HP0_FPD にAXI4 Master のポートが接続されている。
Vitis_tub_32_191210.png

Platform Diagram をクリックした。
Vitis_tub_19_191210.png

これは、AXI4 Master が HP ポートで接続されていて、AXI4 Lite Slave がHPC ポートで接続されているという図かな?

System Estimate をクリックした。
Vitis_tub_20_191210.png

これはVivado HLS のSummary のようだ。

System Guidance をクリックした。
Vitis_tub_21_191210.png

Timing Summary をクリックした。
Vitis_tub_22_191210.png

これはVivado のタイミングのSummary のようだ。

Utilization をクリックした。
Vitis_tub_24_191210.png

リソース使用量の表だった。

Logs をクリックした。
Vitis_tub_25_191210.png


次に、krnl_vadd に移る。
Vitis_tub_26_191210.png

Kernel Estimate をクリックした。
Vitis_tub_27_191210.png

現状では、カーネルが 1 つなので、System Estimate と同じだけど、カーネルが 2 つになると、カーネルごとの Estimate 情報を表示するのだろう?

Kernel Guidance をクリックした。
Vitis_tub_28_191210.png

HLS Syntyesis では Vivado HLS のレポートがそのまま表示された。
Vitis_tub_29_191210.png

Logs をクリックした。
最初のログは、krnl_vadd.steps のログだった。
Vitis_tub_30_191210.png

krnl_vadd.steps のプルダウンメニューを選択し、viado_hls に変更すると、vivado_hls のログが表示された。
Vitis_tub_31_191210.png
  1. 2019年12月10日 04:55 |
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