FC2カウンター FPGAの部屋 2022年01月27日
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Vitis Vision Library L1 の AXI4-Stream 入出力版 medianblur を 実機で動作を確認する 1

今まで積み上げてきた IP を使用して、Vitis Vision Library L1 の AXI4-Stream 入出力版 medianblur を 実機で動作を確認してみよう。実機は、ZYBO Z7-20 とする。
今まで積み上げてきたブログ記事を下に示す。
Vitis HLS 2021.2 で Vitis Vision Library を使用する5(AXI4-Stream 入出力の xf_median_blur 編 1)
Vitis HLS 2021.2 で Vitis Vision Library を使用する6(AXI4-Stream 入出力の xf_median_blur 編 2)
Vitis HLS 2021.2 で Vitis Vision Library を使用する7(AXI4-Stream 入出力の xf_median_blur 編 3)
Vitis Vision Library の AXI4-Stream のデータ・フォーマットを検証する
Vitis HLS 2021.2 を使用して画像ファイルを C のヘッダファイルに変換する
AXI4 Stream 出力にAXI4 Stream スイッチ付きのDMA Read IP を Vitis HLS 2021.2 で作成 1
AXI4 Stream 出力にAXI4 Stream スイッチ付きのDMA Read IP を Vitis HLS 2021.2 で作成 2
AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP を Vitis HLS 2021.2 で作成 1
AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP を Vitis HLS 2021.2 で作成 2

Vivado 2021.2 で ZYBO Z7-20 ボード用の median_vvl_axis プロジェクトを作成した。
Vitis_Vision2_106_220126.png

median_vvl_axis プロジェクトのディレクトリに DMA2axis2st, axis2DMA2st, xf_median_blur ディレクトリを新規作成して、各 IP をその下にコピー&ペーストした。
Vitis_Vision2_107_220126.png

ビットマップ・ディスプレイ・コントローラの BMDispCaL を median_vvl_axis プロジェクトのディレクトリに コピー&ペーストした。
Vitis_Vision2_108_220126.png

Flow Navigator の PROJECT MANAGER から IP Catalog をクリックして、IP Catlog ダイアログを開いた。
IP Catalog ダイアログの中で右クリックし右クリックメニューから Add Repository... を選択して、4 個の IP をリポジトリに追加した。
Vitis_Vision2_109_220126.png

Flow Navigator の IP INTEGRATOR から Create Block Design を選択して、median_filter ブロック・デザインを生成した。
IP を接続してブロック・デザインを完成させた。
Vitis_Vision2_110_220126.png

processing_system7_0 の設定だが、AXI_HP0 を有効にしてある。
Vitis_Vision2_114_220127.png

クロックは 100 MHz の FCLK_CLK0 とビットマップ・ディスプレイ・コントローラの BMDispCaL に供給するための 25 MHz の FCLK_CLK1 を生成している。
Vitis_Vision2_115_220127.png

Address Editor 画面を示す。
Vitis_Vision2_128_220129.png

source ウインドウで、ブロック・デザインの median_filter_i を右クリックし右クリックメニューから Create HDL Wrapper... を選択して、median_filter_wrapper.v を作成した。
Vitis_Vision2_111_220126.png

Add Source で median_filter.xdc を作成した。
Vitis_Vision2_112_220127.png

現在の median_filter.xdc を貼っておく。

set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_0_B_p_0]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_1_R_p_0]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_2_G_p_0]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_tx_clk_p_0]
set_property PACKAGE_PIN H16 [get_ports TMDS_tx_clk_p_0]
set_property PACKAGE_PIN D19 [get_ports TMDS_tx_0_B_p_0]
set_property PACKAGE_PIN C20 [get_ports TMDS_tx_1_R_p_0]
set_property PACKAGE_PIN B19 [get_ports TMDS_tx_2_G_p_0]


Flow Navigator の PROGRAM AND DEBUG の Generate Bitstream をクリックして、論理合成、インプリメンテーション、ビットファイルを生成した。
Project Summary を示す。
タイミングエラーが出ている。
Vitis_Vision2_113_220127.png
  1. 2022年01月27日 04:12 |
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