FC2カウンター FPGAの部屋 2023年12月05日
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ZUBoard 1CG の PYNQ v3.0.1 で自作の 10 個のフィルタを動作させる2

ZUBoard 1CG の PYNQ v3.0.1 で自作の 10 個のフィルタを動作させる1”の続き。

今まで Vitis HLS で作成したすべてのフィルタを実装したいということで、前回は、Vivado 2023.2 で i10filters プロジェクトを作成し、i5filters プロジェクトでブロック・デザインを出力した i5filters.tcl を i10filters.tcl に改名し、少々手直したあとで、i10filters プロジェクトで動作させてブロック・デザインを作成した。今回は、average_axis_RGB24, edge_enhancement_axis_RGB24, laplacian_axis_RGB24, min_max_axis_RGB24, unsharp_masking_axis_RGB24 ディレクトリを作成し、average_axis_RGB24, edge_enhancement_axis_RGB24, laplacian_axis_RGB24, min_max_axis_RGB24, unsharp_masking_axis_RGB24 の各 IP をブロック・デザインに追加してブロック・デザインを完成し、論理合成、インプリメンテーション、ビットストリームの生成を行って成功した。

average_axis_RGB24, edge_enhancement_axis_RGB24, laplacian_axis_RGB24, min_max_axis_RGB24, unsharp_masking_axis_RGB24 ディレクトリを作成し、average_axis_RGB24, edge_enhancement_axis_RGB24, laplacian_axis_RGB24, min_max_axis_RGB24, unsharp_masking_axis_RGB24 の各 IP を i10filters ブロック・デザインに追加した。
i10filters_7_231204.png

Address Editor 画面を示す。
i10filters_8_231204.png

Sources 画面をクリックし、i10filters_i ブロック・デザインのインスタンスを右クリックし、右クリックメニューから Create HDL Wrapper... を選択して、i10filters_wrapper.v ファイルを生成した。
i10filters_9_231204.png

Flow Navigator -> PROGRAM AND DEBUG -> Generate Bitstream をクリックし、論理合成、インプリメンテーション、ビットストリームの生成を行って、成功した。
Project Summary を示す。
i10filters_10_231204.png

DSP を 94 % 使用している。LUT も 54 % 使用している。これがフィルタの数の限界かもしれない?
  1. 2023年12月05日 04:23 |
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