FC2カウンター FPGAの部屋 2024年03月30日
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Xyloni Development Kit を使ってみる4(Efinity_tutorial をやってみる1)

Xyloni Development Kit を使ってみる3”の続き。

前回は、Github の Efinix-Inc/xyloni をクローンして、bsp ディレクトリをやってみた。今回は、Github の Efinix-Inc/xyloni の xyloni/design/Efinity_tutorial をやってみよう。

xyloni/design/Efinity_tutorial のやり方は design/Efinity_tutorial/TrionXyloniEvalBoardLab.pdf に書いてあるので、それを参照してやっていこう。

Efinity_tutorial には counter.vhd の VHDL ファイルがあって、そこには、30 ビットのカウンタが実装されている。そのうちの 30 ビット目から 27 ビット目までを LED に出力している。また、setn 入力を 0 にするとカウンタの出力がオール 1 にせっとされ、stopn 入力を 0 にするとカウントが止まるように記述されている。
design/Efinity_tutorial/TrionXyloniEvalBoardLab.pdf の 3 枚目のスライドを引用する。
Efinity_70_L240330.png

使用するパソコンの OS は Ubuntu 22.04 とする。
すでに Efinity の環境は設定済みだ。具体的には、source /media/masaaki/Ubuntu_Disk/Efinity/efinity/2023.2/bin/setup.sh を実行してある。
efinity & で Efinity Software を起動した。

File メニューから Open Project... を選択する。
Open Project File ダイアログで、xyloni/design/Efinity_tutorial/new_project.xml を選択して、、”開く”ボタンをクリックした。
Efinity Software で ne_project プロジェクトが開いた。
Efinity_71_L240330.png

counter.vhd を開いてみた。(VHDL ファイルを見るのは久しぶり。懐かしい。。。)
Efinity_72_L240330.png

タイミング制約ファイルの contercontrain.sdc を開くと、clk を 30 ns 周期のクロックと定義する文が 1 行だけだった。

create_clock -period 30 [get_ports {clk}]



design/Efinity_tutorial/TrionXyloniEvalBoardLab.pdf の 7 スライド目では、Efinity Software の File メニューから Edit Project... を選択して、Project Editor ダイアログを表示した。
Design タブをクリックし、Top Module/Entity に counter と入力するように、書かれていたが、実際に Project Editor ダイアログの Design タブを表示させると、Top Module/Entity に counter がすでに入力されていたので、そのまま OK ボタンをクリックした。
Efinity_73_L240330.png

Efinity Software の dashboard で Toggle Automated Flow ボタンをクリックし、Automated Flow をオフした。
Synthesis ボタンをクリックして、論理合成を行った。
Efinity_74_L240330.png

論理合成が終了した。
Efinity_75_L240330.png
  1. 2024年03月30日 12:25 |
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