FC2カウンター FPGAの部屋 2024年04月06日
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Xyloni Development Kit を使ってみる10(soc_sap_t8 をやってみる2)

Xyloni Development Kit を使ってみる9(soc_sap_t8 をやってみる1)”の続き。

Sapphire SoC のサンプルが”Efinix-Inc/xyloni”の”design/soc_sap_t8”の Sapphire SoC for Xyloni にあるので、やってみようということで、前回は、soc_sap_t8 プロジェクトを開き、HDL ファイルを確認し、sapphire0 IP の設定を確認した。今回は、Interface Designer を確認し、論理合成、Place & Route、ビットストリームを生成して、レポートを確認したところ、タイミング・エラーがあった。

Efinity Software から Open Interface Designer ボタンをクリックして、Interface Designer を起動した。
my_pll:PLL_0 を確認した。
Output Frequency (MHz)は 20.1369 MHz だった。20 MHz としたいところ、分周比の関係でこの周波数になったと思う。
Efinity_136_L240406.png

GPIO も割り当てられているのが分かる。

気になるのは、JTAG が割り当てられていることだ。
JTAG User Tap (1) で、 jtag_inst1:JTAG_USER1 が割り当てられている。
JTAG はもう 1 つ JTAG_USER2 があるようだ。
Efinity_141_L240406.png

制約ファイルの contraints.sdc を見たが、クロックの制約だけでなく、たくさん制約が書かれている。
Efinity_137_L240406.png

Efinity Software の dashboard で Automated Flow であることを確認し、Synthesize ボタンをクリックして、すべてのフローを実行した。

Result タブをクリックし、Placement -> soc_sap_t8.place.rpt ファイルを確認した。
Logic Elements は 6072 / 7384 (82.23%) 使用されている。かなり、リソース使用量を食っている。
Memory Blocks: 18 / 24 (75.00%) 使用されている。
Efinity_138_L240406.png

Result タブをクリックし、Routing -> soc_sap_t8.timing.rpt を確認した。
Timing でエラーが出ているが、io_systemClk は 25 MHz 程度で 20 MHz のクロックに対しては余裕がある。
Efinity_139_L240406.png

Slack がマイナスになっているのは、JTAG クロックから、io_systemClk へのクロックパスのようだ。
Efinity_140_L240406.png

View Timing Browser ボタンをクリックし、Timing Browser を表示するとクリティカル・パスがより一層明確に確認できるようだ。
Efinity_142_L240406.png

しかし、このタイミング・エラーはこちらではどうにもならないので、無視して先に進むことにしよう。
  1. 2024年04月06日 08:27 |
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