FC2カウンター FPGAの部屋 2024年04月18日
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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

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Petalinux をインストールする前にインストールしておきたいパッケージをインストールする

Petalinux をインストールする前にインストールしておきたいパッケージがあるが、それお一括でインストールするスクリプトファイルをダウンロードすることができる。

当然、Petalinux をインストールするので、Linux 限定だけど。WSL2 とかでもOKだと思う。

AR# 73296: PetaLinux: PetaLinux ビルド ホストに必要なパッケージをインストールする方法

ここから、plnx-env-setup.sh がダウンロードできて、それをスーパー・ユーザー・モードで実行する。
sudo ./plnx-env-setup.sh
  1. 2024年04月18日 17:25 |
  2. PetaLinux
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Ubuntu のパソコンに Vitis 2022.1 をインストールしていると、”Generating installed device list”で止まってしまう

Ubuntu 22.04 のパソコンに Vitis 2022.1 をインストールするために、AMD からインストーラーをダウンロードして、インストールしていると”Generating installed device list”で止まってしまって、5時間以上進んでいなかった。

仕方なく、インストールをキャンセルした。

もう一度、インストーラーを起動してインストールしても同じ”Generating installed device list”で止まってしまう。

Vitis 2022.1 のサポートOS に Ubuntu 22.04 が入っていないのが、まずいのか?ということで、Ubuntu 22.04 を消して、Ubuntu 20.04 に変更して、再度 Vitis 2022.1 のインストーラーを起動して、インストールしたのだが、やはり”Generating installed device list”で止まってしまう。

ググってみると、”Vivado 2018.3 Final Processing hangs at 'Generating installed device list' on Ubuntu 19.04”が引っ掛かった。
Vivado 2018.3 Final Processing hangs at 'Generating installed device list' on Ubuntu 19.04”によると、2 つのパッケージをインストールすると、問題が解消できるようだ。

sudo apt intall libtinfo5
sudo apt intall libncurses5


早速、パッケージをインストールして Vitis 2022.1 のインストーラーを起動してみたが、数時間たってみると、Ubuntu が再起動していたようだった?失敗だ。orz

その後、Vitis 2023.2 をインストールしたら、インストールできたので、Vitis 2022.1 もインストールしたところ、成功した。。。良かった。
Vitis 2022.1 を 4 回インストールしてしまった。一回につき 58 GB 程度ダウンロードするから、232 GB ダウンロードしたのか? orz
  1. 2024年04月18日 05:13 |
  2. Vitis
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”XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみる5

”XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみる4”の続き。

XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみようということで、前回は、Interface Designer を起動して、GPIO ピンの入れ替えや PLL の設定変更を行った。今回は、論理合成、Place & Route、ビットファイルの生成を行った。

Efinity Software の dashboard で Automated Flow であることを確認し、Synthesize ボタンをクリックした。
Efinity_246_240418.png

論理合成、Place & Route、ビットファイルの生成が実行された。
Efinity_247_240418.png

Result タブをクリックし、Synthesis -> xyloni_sapphire.map.rpt を確認した。
Efinity_248_240418.png

プリミティブの使用量を以下にしめす。

### ### Resource Summary (begin) ### ### ### 
INPUT  PORTS    :   33
OUTPUT PORTS    :   51

EFX_ADD         :   482
EFX_LUT4        :   3194
   1-2  Inputs  :   543
   3    Inputs  :   1043
   4    Inputs  :   1608
EFX_FF          :   2636
EFX_RAM_5K      :   18
EFX_GBUFCE      :   2
### ### Resource Summary (end) ### ### ###


Placement -> xyloni_sapphire.place.rpt を示す。
Efinity_249_240418.png

Place された後の最終的なリソース使用量を示す。

---------- Resource Summary (begin) ----------
Inputs: 31 / 96 (32.29%)
Outputs: 63 / 223 (28.25%)
Clocks: 2 / 16 (12.50%)
Logic Elements: 4972 / 7384 (67.33%)
    LE: LUTs/Adders: 3678 / 7384 (49.81%)
    LE: Registers: 2636 / 5280 (49.92%)
Memory Blocks: 18 / 24 (75.00%)
Multipliers: 0 / 8 (0.00%)
---------- Resource Summary (end) ----------



Routing -> xyloni_sapphire.timing.rpt を示す。
Efinity_250_240418.png

クロックのタイミング制約は満たされている。

---------- 1. Clock Frequency Summary (begin) ----------

User target constrained clocks
  Clock Name   Period (ns)  Frequency (MHz)    Waveform        Targets
io_systemClk      40.000        25.000      {0.000 20.000} {io_systemClk}  
jtag_inst1_TCK   100.000        10.000      {0.000 50.000} {jtag_inst1_TCK}

Maximum possible analyzed clocks frequency
  Clock Name   Period (ns)  Frequency (MHz)     Edge
io_systemClk      34.894        28.658         (R-R)
jtag_inst1_TCK    45.442        22.006         (F-R)

Geomean max period: 39.820

---------- Clock Frequency Summary (end) ---------------

  1. 2024年04月18日 05:01 |
  2. Xyloni Development Kit
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