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DDR SDRAMコントローラのインプリメント

DDR SDRAMコントローラのインプリメントを始めた。インプリメントの対象はXilinx社のFPGA、Virtex2の6000,FF1517ピンのパッケージ。やはりタイミングが満足しない。
DDR SDRAMへデータを出力する時には、出力ピンに内蔵された出力データ用DDR FFとトラーステートバッファ制御用DDR FFを使用する。それらのタイミングが満足しない。
下にタイミングレポートを貼る。これは、トラーステートバッファ制御用DDR FFのセットアップ時間が足りないそうだ。7.5nsクロックの立ち上がり、立下りで動作するので、3.75nsでラッチしなければいけないが、0.867ns余計にかかるそうである。
一応、FAN OUTを減らすためにdqs_reset_2d_dqtri信号を8本にしてみたが、論理合成ツール(Synplify pro)で削除されたようだ。

Slack: -0.867ns (requirement - (data path - clock path skew + uncertainty))
Source: U_ddr_cont_inf/DDR_CONT/write_data_module_inst/dqs_reset_2d_dqtri[0] (FF)
Destination: U_ddr_cont_inf/DDR_CONT/write_data_module_inst/WRDATA_DDR_TRI_INST.4.WRDATA_DDR_TRI/FF0 (FF)
Requirement: 3.750ns
Data Path Delay: 3.744ns (Levels of Logic = 0)
Clock Path Skew: -0.873ns
Source Clock: U_ddr_cont_inf/DDR_CONT/clkx rising at 2.754ns
Destination Clock: U_ddr_cont_inf/DDR_CONT/clk rising at 6.504ns
Clock Uncertainty: 0.000ns
Timing Improvement Wizard
Data Path: U_ddr_cont_inf/DDR_CONT/write_data_module_inst/dqs_reset_2d_dqtri[0] to U_ddr_cont_inf/DDR_CONT/write_data_module_inst/WRDATA_DDR_TRI_INST.4.WRDATA_DDR_TRI/FF0
Delay type Delay(ns) Logical Resource(s)
---------------------------- -------------------
Tcko 0.493 U_ddr_cont_inf/DDR_CONT/write_data_module_inst/dqs_reset_2d_dqtri[0]
net (fanout=32) 2.947 U_ddr_cont_inf/DDR_CONT/write_data_module_inst/dqs_reset_2d_dqtri(0)
Tiotck 0.304 U_ddr_cont_inf/DDR_CONT/write_data_module_inst/WRDATA_DDR_TRI_INST.4.WRDATA_DDR_TRI/FF0
---------------------------- ---------------------------
Total 3.744ns (0.797ns logic, 2.947ns route)
(21.3% logic, 78.7% route)

解決策としては、
1.Place and Routeにがんばってもらう。(MAXDELAYなどの制約を加える)
2.Syplify Proに制約を加えて、クリティカルパスを削除しないようにする。
3.相対位置指定制約を加える。
4.絶対位置を指定する。(フロアプラン)
5.ソースを変更してクリティカルパスを減らす。

5.がいいのだが、あまり好きじゃない変更なので、とりあえず1.でがんばってもらうことにする。

テーマ:ハードウェア - ジャンル:コンピュータ

  1. 2005年08月09日 10:18 |
  2. DDR SDRAMコントローラ
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