ISEで任意のパスのディレイを見る方法3

前回2回はISEで任意のパスのディレイを見る方法というよりは、クロックパスディレイを見る方法といったほうが良いような内容になってしまった。
でも、普段なかなか見ることが出来ないクロックパスディレイについて、確認できたのではないだろうか?
Timing AnalyzerのAnalyze against Users Paths by defining Endpointsを使用すると、非同期回路の入力パッドから出力パッドまでの遅延も見ることが出来る。LUTを使用したディレイがどの位遅延しているかも。実際に解析したときの結果が過去のブログのここに書いてある。
LUTを使用したディレイ回路を通ってFFに入っているのならば、クロックと同様に入力パッドからFFまでを遅延解析すれば良い。
今までは、ディレイの値はXilinxの保証値だったので、実際の遅延時間はどのくらいかという疑問がわくと思う。それも過去のブログで書いてあるので、そっちを参照してほしい。それは、FPGAの性能だ。以前の結果によると、実測値から計算される遅延量はTiming Analyzerによる保証値の70%だった。（ただし、この結果を元に失敗しても保障は出来ない。あくまで、私の持っているSpartan3のそのときの温度における結果がこうだったというだけだ）
今回はFPGA Editorで見ても、余り面白くなかったので、これにて終了とする。
最後に”ISEで任意のパスのディレイを見る方法2”で使用したxc3s200のフロアプランしてあるプロジェクトとxc3s1500のフロアプランしてあるプロジェクトをダウンロードできるようにしておくので、興味のある方はどうぞ。こことここです。