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ISE11.1iをインストールした(続き2)

”ISE11.1iをインストールした(続き)”の続き。
Place & Routeのエラーは、下のようなエラーだった。

Place:120 - There were not enough sites to place all selected components.
Some of these failures can be circumvented by using an alternate algorithm (though it may take longer run time). If you would like to enable this algorithm please set the environment variable XIL_PAR_ENABLE_LEGALIZER to 1 and try again


これに対するXilinxのアンサーがあった。”23634 - 8.1i PAR - 「ERROR:Place:120 - There were not enough sites to place all selected components...」というエラー メッセージが表示される”
これによると、結局、環境変数XIL_PAR_ENABLE_LEGALIZER に1をセットして再度Place & Routeすればいいらしい。
環境変数XIL_PAR_ENABLE_LEGALIZER に1をセットした。
ISE11_1i_8_090428.png

セット後、Project Navigatorを落として再起動し、ReRunして、もう一度Place & Routeを行った。結果はやはりエラー。下のようなエラー内容だった。

Place:120 - There were not enough sites to place all selected components.
Place:418 - Failed to execute IOB Placement


今度はエリア制約をしているのでエリアが十分ではないのかな?特にエリアにIOBの領域が含まれていないのだろうか?エリア制約を取り除いてみることにする。

#INST "rddata_afifo_inst" AREA_GROUP = "AG_rddata_afifo_inst";
#AREA_GROUP "AG_rddata_afifo_inst" RANGE = SLICE_X9Y48:SLICE_X0Y79;


これでどうだと、再々インプリメント。やっと通りました。良かった。

結果はどうかというと、小さいのでよくわからない。
ISE10.1i SP3の結果。

Design Summary
--------------
Number of errors:      0
Number of warnings:   10
Logic Utilization:
  Number of Slice Flip Flops:            64 out of  11,776    1%
  Number of 4 input LUTs:               133 out of  11,776    1%
Logic Distribution:
  Number of occupied Slices:             93 out of   5,888    1%
    Number of Slices containing only related logic:      93 out of      93 100%
    Number of Slices containing unrelated logic:          0 out of      93   0%
      *See NOTES below for an explanation of the effects of unrelated logic.
  Total Number of 4 input LUTs:         133 out of  11,776    1%
    Number used as logic:                69
    Number used for Dual Port RAMs:      64
      (Two LUTs used per Dual Port RAM)
  Number of bonded IOBs:                173 out of     372   46%
  Number of ODDR2s used:                 40
    Number of DDR_ALIGNMENT = NONE       40
    Number of DDR_ALIGNMENT = C0          0
    Number of DDR_ALIGNMENT = C1          0
  Number of BUFGMUXs:                     4 out of      24   16%
  Number of DCMs:                         1 out of       8   12%


ISE11.1の結果。

Design Summary
--------------
Number of errors:      0
Number of warnings:   10
Logic Utilization:
  Number of Slice Flip Flops:            64 out of  11,776    1%
  Number of 4 input LUTs:               135 out of  11,776    1%
Logic Distribution:
  Number of occupied Slices:             97 out of   5,888    1%
    Number of Slices containing only related logic:      97 out of      97 100%
    Number of Slices containing unrelated logic:          0 out of      97   0%
      *See NOTES below for an explanation of the effects of unrelated logic.
  Total Number of 4 input LUTs:         135 out of  11,776    1%
    Number used as logic:                71
    Number used for Dual Port RAMs:      64
      (Two LUTs used per Dual Port RAM)

  The Slice Logic Distribution report is not meaningful if the design is
  over-mapped for a non-slice resource or if Placement fails.

  Number of bonded IOBs:                173 out of     372   46%
  Number of ODDR2s used:                 40
    Number of DDR_ALIGNMENT = NONE       40
    Number of DDR_ALIGNMENT = C0          0
    Number of DDR_ALIGNMENT = C1          0
  Number of BUFGMUXs:                     3 out of      24   12%
  Number of DCMs:                         1 out of       8   12%


ISE11.1iの方がLUTが2つ余計に使っている。
さらに、ISE11.1iのSLICEの配置具合をPlanAheadで見てみた。エリア制約をかけなくてもまとまっている。
ISE11_1i_9_090428.png
  1. 2009年04月29日 17:04 |
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