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Spartan3A Starter KitのDDR2 SDRAMコントローラIOテストモジュール公開

Spartan3A Starter KitのDDR2 SDRAMコントローラIOテストモジュールを公開しようと思う。
まだ、IO部分のREADのタイミングを見るためのスケルトンモデルで何の役にも立ちそうにないけど、なんかのお役にたてればと思う。
いつものように、なにかあっても責任はもちませんということで。。。再配布は禁止としているんだけど、ご自分の責任でということにしようと思う。私のコードがどこぞの特許を侵害しているとか?検証したことはないので、ご自分の責任でお願いしたい。
Spartan3A Starter KitのDDR2 SDRAMコントローラIOテストモジュールをここに置いておく。

DDR2_cont_testフォルダをあけると下の図のようになっている。
DDR2_cont_test_folder_090501.png

VerilogソースファイルはSourcesフォルダに入っている。SimulationフォルダにはVeritakのプロジェクト(ddr2_sdram_cont_test.vtakprj)、ModelSimのプロジェクト(ddr2_sdram_cont_test.mpf)が入っている。
ISE10.1 SP3のプロジェクトはDDR2_cont_test.iseだ。起動して、Timing Analyzerの結果を見てほしい。
  1. 2009年05月01日 20:00 |
  2. Spartan3A Starter Kit
  3. | トラックバック:0
  4. | コメント:2

コメント

たっく

公開ありがとうございます。下記のファイルがプロジェクトに入っていなかったのですが(ModelSim/Veriak共)入れたらどちらもSIMできました。
async_fifo_fall.v
async_fifo_rise.v
  1. 2009/05/01(金) 21:20:33 |
  2. URL |
  3. #-
  4. [ 編集 ]

たっくさん、お知らせいただいて、ありがとうございます。

論理的には同じなので、修正後のシミュレーションは省いていました。修正します。
  1. 2009/05/01(金) 21:36:37 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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