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ISE11.1iのチュートリアル6(デザインのインプリメント)

”ISE11.1iのチュートリアル5(シミュレーション)”の続き。

さて、今度はインプリメントをしてみよう。まずは、前回のシミュレーションで直したreject_chatter.vhdの修正を元に戻す。

constant frequency_KHz : integer := 50000; -- KHz単位でのクロック周波数(インプリメント用)
--constant frequency_KHz : integer := 1; -- KHz単位でのクロック周波数(シミュレーション用)


上のように修正してセーブする。
Design のSources for: をImplementationに変更する。
ISE11_1_tutorial_51_090513.png

今回は一気に.bitファイルの生成までやってしまおう。
Hierarchyペインでdice_topが選択されていることを確認する。ProcessesペインでGenerate Programming File をダブルクリックする。そうすると、Synthsize(論理合成)、Translate、MAP、Place & Route、Generate Programming File を一気に実行する。
ISE11_1_tutorial_52_090513.png

オレンジの?が消えて、黄色の三角か緑のチェックマークがつく。エラーの場合は赤のXマークがつく。黄色の三角はウォーニングがある場合だ。これで、Generate Programming File までのプロセスが終了した。
ISE11_1_tutorial_53_090513.png

Design Summaryを見るとAll Constrains Met になっているので、period制約も満たしたことが分かる。
ISE11_1_tutorial_54_090513.png

次は、タイミングリポートを見てみよう。ProcessesペインのImplement Designを展開する。その中のPlace & Route を展開し、その中のGenerate Post-Place & Route Static Timingを展開すると、Analyze Post-Place & Route Static Timing があるので、それをダブルクリックする。
ISE11_1_tutorial_55_090516.png

Timing Report Tipsダイアログが開く。OKボタンをクリックしてダイアログを閉じる。
タイミングリーポートが見えて、タイミング制約が満足していることが分かる。
ISE11_1_tutorial_56_090516.png

せっかくなので、Place & Routeの出来上がりをPlanAhead で見てみよう。
同様に、Place & Route の下のAnalyze Timing / Floorplan Design (PlanAhead) をダブルクリックする。
ISE11_1_tutorial_57_090516.png

PlanAheadが立ち上がる。
FPGA内部の様子が見える。ほとんどリソースを使っていないので、すかすか。
ISE11_1_tutorial_58_090516.png

これでインプリメントは終了したので、次はいよいよFPGAをコンフィギュレーションしてみる。

”ISE11.1iのチュートリアル7(FPGAのコンフィギュレーション)”に続く。

  1. 2009年05月16日 05:38 |
  2. FPGAリテラシー及びチュートリアル
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