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Spartan3A Starter KitのDDR2 SDRAMコントローラのインプリメント(準備編)

さて、現在は下痢に悩まされているのだが、それ以外は普通なので、ブログを書くことにする。
UCFにDDR2 SDRAMのアドレスや制御信号を加えてUCFを完成させる。
最初に問題が起こった。Spartan3A Starter Kitのユーザーズガイドの116ページにはSD_A<15>, SD_A<14>, SD_A<13>(下参照)があるけど、DDR2 SDRAM (MT47H32M16) のアドレスはA12までしかないはず。。。

NET "SD_A<15>" LOC = "W3" | IOSTANDARD = SSTL18_II ;
NET "SD_A<14>" LOC = "V4" | IOSTANDARD = SSTL18_II ;
NET "SD_A<13>" LOC = "V3" | IOSTANDARD = SSTL18_II ;


DDR2 SDRAM (MT47H32M16) のマニュアルの14ページ、"Figure 5: 32 Meg x 16 Functional Block Diagram" を見てもA12までしか存在しない。
Spartan3A Starter Kitのユーザーズガイドの114ページの"表 13-1 : FPGA と DDR2 SDRAM の接続"を見ると、将来のアップグレードのために用意されているとのこと。
Spa3A_STKit_DDR2_imp_1_090608.png

これは削除することにした。
次に、Bank Addressをつないでいると、SD_BA<2>がある。。。

NET "SD_BA<2>" LOC = "P5" | IOSTANDARD = SSTL18_II ;


DDR2 SDRAM (MT47H32M16) のマニュアルの14ページ、"Figure 5: 32 Meg x 16 Functional Block Diagram" を見てもBA1までしか存在しない。これは何だろう???今度はSpartan3A Starter Kitのユーザーズガイドにも何も書いていない。
Spartan-3A/3AN Starter Kit Schematicsを見てみることにした。11ページを見てみると、SD-BA2はDDR2 SDRAMのL1ピンにつながっている。
Spa3A_STKit_DDR2_imp_2_090608.png
これをDDR2 SDRAMのマニュアルで調べると、19ページに載っていた。それによると Reserved for future use だそうだ。
Spa3A_STKit_DDR2_imp_3_090608.png

これで安心して削除することにする。

LEDのところで見慣れない記述を見た。SLEW = QUIETIO て何?
Spartan-3ジェネレーションFPGAユーザーズガイドの349ページによると、

各IOBにはスルーレート制御があり 、LVCMOS および LVTTL 出力の出力スイッチエッジレート を設定 します。 スルーレートはSLEW属性で制御され、SLOW(デフォルト)、FAST、またはQUIETIO (Spartan-3A/3AN/3A DSPデバイスのみ。最も低速) に設定できます。


だそうです。Spatan-3Aシリーズだけらしい。
  1. 2009年06月08日 16:59 |
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