Spartan3A Starter KitのDDR2 SDRAMコントローラのバーストテストのデバック

ChipScope Pro 11.1を使ってSpartan3A Starter KitのDDR2 SDRAMコントローラのバーストテストのデバックをしている。
だいぶ原因が分かってきた。
下がチップスコープの波形。


主に、リードデータを受けるためのrddata_afifoを見ている。FALLが立下り用の非同期FIFOで、RISEが立ち上がり用の非同期FIFO。dout_nodeがリードデータの出力で途中で00000001が見えると思うが、その後は00000002, 00000003, 00000004, 00000005と続いている。読まれる予定のデータは0, 1, 2, 3, 4, 5の6個なので、最初の0が読めていないことになる。
次に、似たような信号をVeritakでシミュレーションした結果を示す。


上のChipScopeの波形と比べてみるとRISE非同期FIFOのwpの値が1つ多い。wpはVeritakの結果では、FALLのwpより早く、赤いカーソルのところで増え始めている。ChipScopeでは1つ遅れている。Veritakでwr_clkをとwr_enの関係を見てみると、ほんの少しの余裕しかない。たぶん、これが悪いのだろう。sd_loop_inを前に1クロック伸ばしてみることにする。

しかし、本当にChipScopeは便利だ。これがあればスタータキット内をいじる限りでは、オシロスコープもいらない場合が多いだろう。ChipScopeで波形を取って、シミュレーション結果と比べられると本当にどこが悪いのかよくわかると思う。

＃もしChipScope ProがWebPACKからも無料で使えるならば、本当にうれしいんだけど。。。
＃Veritakもできれば、ChipScopeのように階層が信号名の前に表示されて、信号名の右合わせで信号を表示できるオプションがあれば良いと思う。（注：今でも、Scopeで階層は表示できます）