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QuartusⅡでSignalTapⅡを試してみるまでの準備5(入力、出力ピンの制約とタイミング制約)

QuartusⅡでSignalTapⅡを試してみるまでの準備4(MWPIMでキャラクタ・ジェネレータROMを生成)”でエラーなくコンパイルすることができた。今回はまだ制約を書いていなかったので、入力、出力ピンの制約とタイミング制約を書いてみることにする。

まずは、QuartusⅡからPin Plannerを起動する。AssignmentsメニューからPins...を選択する。
Quartus2_signaltap2_9_090716.png

Pin Plannerが起動。それぞれの入力、出力ピンの位置を制約する。
Quartus2_signaltap2_10_090716.png

これで、入力、出力ピンの制約はOK。
次にタイミング制約を作る。TimingQuestは使ったことがないので、@ITの”必修! FPGAタイミング解析の基礎(5) TimeQuestによるタイミング解析を学ぶ”でお勉強。これに沿ってやってみることにした。
QuartusⅡのToolsメニューからTimeQuest Timing Analyzer を選択する。
Quartus2_signaltap2_11_090716.png

TimeQuest が起動する。
Quartus2_signaltap2_12_090716.png

”TimeQuestによるタイミング解析を学ぶ”に従って、左のTaskペインのMacros の下のReport All Summaries をダブルクリックすると、タイミング解析が始まる。
Quartus2_signaltap2_13_090716.png

上の図がその結果を表示している。たぶんPLLの設定が読み込まれて、入力周波数50MHzに対して、PLLの出力が25MHzになっていて、タイミング違反もないことが表示されている。

まずは、PLLの出力クロックを右クリックしてみると、Report Timing... があるので、これを選択してみた。
Quartus2_signaltap2_14_090716.png

Report Timingダイアログが開く。右下のReport Timingボタンをクリックする。
Quartus2_signaltap2_15_090716.png

Timing Reportが出てくる。右のペインのSummary of Pathsの一番上のエントリをクリックすると、左下にData Arrival Pathが表示される。2番目0.292が出力FFへのクロックスキューかな?データの遅延はトータルで8.916nsだそうだ。下のペインにData Required Pathが表示される。40nsが制約で、0.257nsがクロックのスキュー、セットアップが-0.046nsということは、クロックの方が遅れるのかな?右側にクロックと遅延の関係が図示されていて、良くわかる。この辺のインターフェースはXilinxよりいいかな? でも、Data Arrival Pathに表示されるアイテムはロジックセルなどの番号だけ見たいで、意味のある名前は付いていないようだ。
Quartus2_signaltap2_16_090716.png

Data Arrival PathペインでCELLを選択して、右クリックし、Locate Path... を選択する。
Quartus2_signaltap2_17_090716.png

LocateダイアログでChip Plannerを選択する。(この辺は、ほとんど、@ITの”必修! FPGAタイミング解析の基礎(5) TimeQuestによるタイミング解析を学ぶ”のパクリだが、自分のプロジェクトの結果を示したいのと、中を抜いてしまうと、あと見たときに分からないので、そのまま書いておく)
Quartus2_signaltap2_18_090716.png

Chip Plannerが立ち上がって、グラフィカルに配線が見える。Xilinxで言うとFlooorplannerのようなものなのだろう。配線遅延も見ることができる。
Quartus2_signaltap2_19_090716.png

QuartusⅡもなかなか良かった。特にTimeQuestは良いと思った。
  1. 2009年07月16日 06:03 |
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