DE0のSDR SDRAMコントローラ１

昨日は娘の具合が悪くなってしまったので、ジブリ美術館には行こうとしたのだが、四谷で引き返してしまった。TXを降りる頃はだいぶ回復していたので、良かった。チケットと往復の電車賃がもったいなかったが、まあこんなこともあるということで。。。ジブリ美術館は、ひところの全く予約が取れない状況ではなく、土日でも予約が取れる様なので、９月１２日に予約した。今度はいけると良いな？と思う。これで、夏休みの旅行は全滅で、１つも行けなかった。。。

さて、Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路は、今度の日曜日にFPGA-CAFEで、ユニバーサル基板とソケットのハンダ付けさせてもらうことにしようと思っている。ライトアングルヘッダは在庫がなく遅れるそうなので、取り敢えずカメラを上向きに付けようと思っている。
次に、AlteraのボードのDE0にCMOSカメラをつなぎたいと思っているので、まずはSDR SDRAMのコントローラをつくろうと思っている。いままでのDDR2 SDRAMコントローラとバックエンドへの入出力インターフェースを合わせれば、今までの回路が使いまわせるはずだ。
SDR SDRAMコントローラはVHDLはシミュレーションが終了して、コンパイル（Alteraではコンパイルでよかったですよね？）する段階になっている。ただ、DE0用ではないため、DE0の使用している、SDR SDRAMに合わせたチューニングが必要な状態だ。Verilogバージョンは作りかけで止まっているので、完成させて、こっちを使おうと思っている。SDR SDRAMはDDRよりも実装が楽になるはずだ。
Avalonバスのマスタデバイスの作り方が分かれば（CMOSカメラの出力をマスタデバイスとして作れれば）、SDR SDRAMコントローラはあるのだが、自分で構築すると作る必要がある（のですよね？）。

SDR SDRAMコントローラとは関係ない、なくもないが、AlteraのFIFOはFWFTモードがあるのだろうか？
Alteraでは、同期FIFOのことはSCFIFO(Single-Clock FIFO)、非同期FIFOのことはDCFIFO（Dual-Clock FIFO)とよぶようだ。DCFIFOで入力データ幅と出力データ幅の異なるFIFOもMegaWizard Plug-In Manager で作ることができたのだが、FWFTに出来るかどうかわからないし、overflow, underflow出力も出せないのだろうか？チェックはしているみたいなのだが、overflow, underflow出力が出せれば、実機でアサーションとして使えるのだが。。。ユーザーズ・ガイドを読んで勉強することにする。


SCFIFO and DCFIFO Megafunctions User Guide を読んでいてわかったのだが、XilinxのCore Generator のFIFOのFWFTモードと同じモードは、Show-ahead synchronous FIFO mode と言うらしい？


でも性能へのペナルティがあると書いてあるがなぜだろう？いろいろ謎なことが多いが、ユーザーズ・ガイドを読むしかないかな？
（Quartus 2のバージョンは9.1です）

（追記）
もしかして、”the q output must be registered in normal mode and unregistered in show-ahead mode for the DCFIFO.”だから性能が悪くなるのかな？