OV9655でSXGAを表示２（FIFO容量の変更、SXAGへのタイミング変更）

”OV9655でSXGAを表示１（FIFO容量の再検討）”でFIFO容量の検討をした。その検討結果を元にCoreGenのIPを変更する。更に、SXGAの解像度にタイミングを変更する。

Camera_Controller 用のFIFOのcam_cont_afifoを開いた。下図参照。


Write Widthは16ビットでWrite Depthは64（8ビット換算では128深度）なので、すでに十分な容量がある。これはこのままとする。

次に、VGA_Display_Controller 用のcam_data_afifoを開いた。下図参照。


このFIFOは半分の容量だったので、Write Width 32、Write Depth 256, Read Width 16, Read Depth 512 に変更した。

”VESA Signal 1280 x 1024 @ 60 Hz timing”を参考にdisp_timing_parameters.vhを変更した。

// 表示タイミングの定義 (1280 x 1024)

parameter H_ACTIVE_VIDEO= 1280;
parameter H_FRONT_PORCH = 48;
parameter H_SYNC_PULSE = 112;
parameter H_BACK_PORCH = 248;
parameter H_SUM = H_ACTIVE_VIDEO + H_FRONT_PORCH + H_SYNC_PULSE + H_BACK_PORCH;

parameter V_ACTIVE_VIDEO = 1024;
parameter V_FRONT_PORCH = 1;
parameter V_SYNC_PULSE = 3;
parameter V_BACK_PORCH = 38;
parameter V_SUM = V_ACTIVE_VIDEO + V_FRONT_PORCH + V_SYNC_PULSE + V_BACK_PORCH;

parameter H_DISPLAY_SIZE = H_ACTIVE_VIDEO/8; // 横160桁
parameter V_DISPLAY_SIZE = V_ACTIVE_VIDEO/8; // 縦128行

parameter RED_DOT_POS = 9; // 9ビット目がRED
parameter GREEN_DOT_POS = 8; // 8ビット目がGREEN
parameter BLUE_DOT_POS = 7; // 7ビット目がBLUE

後は、カウンタのビット長などを変更している。思ったより、手間がかかりそう。ピクセルクロックは108MHz、フレームレートは60Hzと書いてあったが、62Hz程度だった。


次回は、OV9655の設定を決めて、SXGA画像の表示を試みる。