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PlanAhead12.4でCreate New Projectしてみる1(プロジェクトを作るまで)

以前、”PlanAhead12.3でCreate New Projectしてみる1(プロジェクトを作るまで)”、”PlanAhead12.3でCreate New Projectしてみる2(一時休止)”でPlanAheadのプロジェクトを試してみたが、インクルードファイルの.vhの処理がうまくなくて断念してしまった。今回はNSL Coreで変換できたVerilogファイルをPlanAheadのプロジェクトでインプリメントして、みることにした。(文章は”PlanAhead12.3でCreate New Projectしてみる1(プロジェクトを作るまで)”のコピペ修正です)

さて、PlanAhead12.4を立ち上げて、Create New Projectをクリックする。すると、New Projectダイアログが立ち上がるので、Next>をクリックする。
PlanAhead124_1_110210.png

Project NameとProject locationを指定する。Next>をクリックする。
PlanAhead124_2_110210.png

Design Sourceを選択する。RTLやネットリスト、I/OプランニングやP&R後の結果をプロジェクトにすることもできるみたいだ。私はSpecify RTL Sourcesを選択した。Next>をクリックする。
PlanAhead124_3_110210.png

Add/Create Sourcesダイアログが開く。Add File...ボタンをクリックする。
PlanAhead124_4_110210.png

char_gen_rom.v、dcm_inst.v、CharDispCtler.v をAdd Sources Filesダイアログで選択して開く。
PlanAhead124_5_110210.png

Add/Create Sourcesダイアログに戻ったら、Copy Sources into Projectのチェックを消す。(ローカルにソースファイルをコピーされないように、ただし、コピーしたい人はそのまま) Next>をクリックする。
PlanAhead124_6_110210.png

次は、Add/Create Constraintsダイアログで制約ファイルを追加するか、作成するかだが、今回はSpartan-3A Starter Kit用に新たにつくることにする。Create File...ボタンをクリックする。
PlanAhead124_7_110210.png

Create UCF constraints fileダイアログが開く。File nameにTop_wDCM を入力してOKボタンをクリックする。
PlanAhead124_8_110210.png

Add/Create Constraintsダイアログに、Local to ProjectにTop_wDCM.ucf が生成された。Next>をクリックする。
PlanAhead124_9_110210.png

次はFPGAを選ぶダイアログだ。Filterに選択して、Spartan-3A Starter Kitのxc3s700afg484-4を選択する。Next>をクリックする。
PlanAhead124_10_110211.png

New Project Summaryが出るので、Finishボタンをクリックする。
PlanAhead124_11_110211.png

PlanAheadのプロジェクトが作成されて、PlanAheadが立ち上がった。
PlanAhead124_12_110211.png

今日はこの辺で終了。

PlanAhead12.4でCreate New Projectしてみる2(論理合成、インプリメント)”に続く。
  1. 2011年02月11日 04:42 |
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