FC2カウンター FPGAの部屋 基板設計
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

基板設計

金曜日に基板設計を担当していただく基板やさんに来ていただいて打ち合わせをした。
事前にネット、指示書、希望の部品配置図をおくってあったのだが、 2つの基板どちらも希望の部品配置では線がクロスして配線しづらいとのこと。
パターン配線していないネットの図面を見せてもらったが、大きい基板はFPGAのピンが1本しか余っていない状況なので、希望の部品配置ではかなり難しそう。仕方が無いのでコネクタの位置をFPGAのピン配置にあわせることにした。これでだいぶ配線は楽になりそうだが、ポートの送信、受信コネクタが離れてしまった。
小さい基板はポートの送信、受信コネクタの位置を反対にした。これでだいぶクロスがなくなった。こっちのFPGAはだいぶ余裕があるのでピンの配置をうまく配線できるように変更。これで大丈夫なようだ。
スピードの速い信号はインピーダンスコントロールをしてくれるようだ。表面の配線はマイクロストリップライン、内層はストリップラインになるはずなのでインピーダンスは合いますかと質問した所、絶縁層の厚さとパターン幅を調整してインピーダンスをあわせるようだ。近くの層はGND層なので切れ目もないしインピーダンスが乱れることも無いそうだ。
今回はPowerPCとSDRAMの出力時間とセットアップ時間の違いからクロックをその間の配線で400ps遅らせてもらうことになった。7cm程度になってかなり長い。クロックはかなりの負荷だしうまく行くかどうか不安である。伝送線路シミュレーションで波形を検討してどうするか決めることになった。
伝送線路シミュレーションは前々回の教訓からしっかりやっていただくことになった。もう、たまにデータが間違ってトラブルシュートするのはごめんである。
  1. 2006年03月26日 05:55 |
  2. プリント基板の作成過程
  3. | トラックバック:0
  4. | コメント:5

コメント

どうも御無沙汰してます。
技術発表会の資料を拝見させて頂きました。0603のチップは最近多く使われてきてますね。まだまだ実用的に使われてからそう経ってないものですから実装機が対応しているか否かがネックになっているそうです。とはいうものの実際にはかなりの実装メーカーさんが対応してくれてますけどね。基板設計はうまくいったようで、業界者としてはうれしいことこの上ないです。
私はといえば、前回書き込んだPCI-e基板が先週終了しました。
あとはしっかり動いてくれればこの上なし。
この基板もLVDS-RecieverとFPGA間、PCI-BridgeとFPGA間が伝送線路解析の対象箇所でした。解析しながら基板設計・・・・今や当たり前のような話になってきてしまって、営業展開的にはお金を取りにくいとかなんとかww 付加価値的要素が強くなってきているのは確かなんですけどね、ツールは1000万を超えるものなんでなんとかPAYしなければ・・ あとは使える人間が私一人なんで、社内に浸透させることがこれからの課題になりそうです。
  1. 2006/03/26(日) 22:41:46 |
  2. URL |
  3. kanata #-
  4. [ 編集 ]

 kanataさん、こんにちは。
技術報告のコメントを戴いてありがとうございます。

そう、前回も伝送線路シミュレーションしてもらって波形を見せてもらいました。
問題は波形を見せられても、確かに反射の少ない波形か反射が多い波形かはわかります。しかし、本当にそれで良いかがわからないことです。
もう1つ上のレベルをシミュレートするシミュレータは無いでしょうか?つまりその波形が来たらどのような信号が入力バッファの出力に出てくるかのシミュレータです。

PCI-e基板が完成したそうでおめでとうございます。うちとしてもPCI-e&RocketIO、DDR SDRAMにしたかったのですが、お金がかかりすぎてだめでした。プリント基板の層数が増えて、頼んでいる会社では製造できずに外注になるようです。DDR SDRAMは電力もかなり食います。電源も増えFPGAのピンもVREFを使ってしまうので止めになりました。
  1. 2006/03/27(月) 06:09:19 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

オシロでみるかぎりそれほど悪くない波形(プローブをつないだら波形が変わるという話はこっちへ置いといて)なのに1ビットが不安定で条件を変えたら別のビットが不安定になったとかは何度かあります。IC内部のスレショルド電圧のバラつき?内部でクロストーク?内部配線長?と疑っています。
  1. 2006/03/27(月) 21:01:52 |
  2. URL |
  3. mfreeman #-
  4. [ 編集 ]

>もう1つ上のレベルをシミュレートするシミュレータは無いでしょうか?
>つまりその波形が来たらどのような信号が入力バッファの出力に出て>くるかのシミュレータです。

そうですね。技術報告書を見させて頂いた所、今回の解析はIBISモデルを用いた伝送線路解析だと思います。
御存知だとは思いますが仮にIBISベースの解析だとしたら、目的は出力バッファから入力バッファまでの波形解析に絞られます。俗に言うSI(信号品質)の問題の解決ですね。反射、遅延、漏話等何れの対策にもこのSI解析は有効であることは言うまでもありません。またモデルの記述も単純であることからSPICEベースの解析よりも解析時間が短く、それでいてそこそこの精度が得られることが周知に広まった要因でもあります。
 ただし、このIBISモデルは出力バッファであれば最終のトランジスタの特性のみを、入力バッファであれば最初のトランジスタの手前にあるクランプ特性のみを定義していますので、あくまで論理的な時間概念は持てないのがネックとなります。
 この部分の解決はやはりSPICEベースになってしまうのかもしれません。(正直SPICEには疎いんでよくわかりませんが。。)IC内の論理情報が書かれているのはSPICEモデルでしかないですからね。

>IC内部のスレショルド電圧のバラつき?内部でクロストーク?内部配
>線長?と疑っています。

むむむ・・・これも微妙ですよね。条件如何で異なる箇所のビットが不安定になるというのはSI的な要素が大きいとは思いますが・・
こういった場面でも再現性が簡単に出来うるsimが出てくればいいのですが・・・
  1. 2006/03/27(月) 23:09:26 |
  2. URL |
  3. kanata #-
  4. [ 編集 ]

皆さん、コメントありがとうございます。
IBISモデルでの伝送線路解析でした。波形を見せられてOKですか?と聞かれてもOKかどうかわからないという状況でした。一応クロックの立ち上がりが素直に立ち上がっていて、そこそこ安定していればOKとしたような記憶があります。
基板全体をシミュレーションしてきちんと動くかどうかわかるといいですけど。地球シミュレータが必要でしょうかね?Maestro3システムを100setくらいつなげばいけるのかな?

以前のプリント基板での伝送ミスはMaestro2は物理層のすぐ上のレベルでエラーチェック、再送機能があったのですが、(MLXの部分)再送し続けるというものでした。何度送っても同じところでビットエラーが出るので、送り終われないでデッドロックしてました。100MHzだとすぐエラーが出るので66MHzでやることにしましたが、それでも特定のパターンでは同様になりました。いろいろ可能性を探りました。FPGAがES品だったの正規品に変えてもらったり、FPGA直下のつけられる所にパスコンつけたり。でもやはりだめでした。だいぶ時間を無駄にしてしまいました。
  1. 2006/03/28(火) 13:05:21 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/182-d5ba44f6
この記事にトラックバックする(FC2ブログユーザー)