ISimでOVL V2.6を使用したシミュレーション（OVLライブラリのコンパイルと登録）

AXI4バスのBFMにデータ転送時にランダムなWaitを挟む機能を追加した。これをループさせてバグを検出したいのだが、シミュレーション波形を目で見ていると、とっても大変なので、OVL(Open Verification Language? Open Verification Library?)を使用して動作をチェックすることにした。なお、OVLの最新バージョンVer. 2.6 はここからダウンロードすることができる。

FPGAの部屋のOVLの資料を以下に示す。
アサーション事始め
ISimでOVLのVHDL, Verilog混在シミュレーション（OVLライブラリのコンパイルと登録）
ISimでOVLのVHDL, Verilog混在シミュレーション（ISimでシミュレーション）

ISimでOVLのシミュレーションを行うためには、OVLライブラリをコンパイルして、ライブラリに登録する必要がある。そのため、OVLの各チェッカをコンパイルするためにバッチを自作してある。そのための方法が”ISimでOVLのVHDL, Verilog混在シミュレーション（OVLライブラリのコンパイルと登録）”に書いてある。バッチファイルは、OVLチェッカの位置をフルパスで書いてあるので、それを変更してからISE13.4のコンパイラでコンパイルを行った。
下に手順を示す。

１．スタートメニュー -> アクセサリ -> コマンド プロンプトを立ち上げる。

２．ISE13.4のインストールフォルダに行って、13.4\ISE_DSフォルダの中の settings32.bat（Windows 64ビット版の場合はsettings64.bat）を実行する。


３．OVL_Verilog_Lib_Comp.batとOVL_VHDL_Lib_Comp.bat の入っているフォルダに移動する。

４．OVL_Verilog_Lib_Comp.batを実行する。


５．コンパイルが終了した。


６．前回同様、isimフォルダに下にaccellera_ovl_vlog フォルダが出来て、Verilogのコンパイル済みのライブラリができた。


７．OVL_VHDL_Lib_Comp.batを実行した。


８．前回同様、isimフォルダに下にaccellera_ovl_vhdl フォルダが出来て、VHDLのコンパイル済みのライブラリができた。


＊コンパイルした２つのライブラリをISimに登録する。

９．Xilinx\13.4\ISE_DS\ISE\verilog\hdp\ntフォルダに、accellera_ovl_vlog フォルダをコピーする。


１０．Xilinx\13.4\ISE_DS\ISE\vhdl\hdp\ntフォルダに、accellera_ovl_vhdl フォルダをコピーする。


１１．Xilinx\13.4\ISE_DS\ISE\vhdl\hdp\ntフォルダに、xilinxsim.iniがあるので、これをエディタで開く。

１２．accellera_ovl_vlog=$XILINX/verilog/hdp/nt/accellera_ovl_vlog と accellera_ovl_vhdl=$XILINX/vhdl/hdp/nt/accellera_ovl_vhdl の行を追加した。


これで、accellera_ovl_vlogとaccellera_ovl_vhdlライブラリがISimで使用できるようになった。