FC2カウンター FPGAの部屋 PlanAhead14.1で、XPS入りのISE14.1のプロジェクトをインポートしてみた
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

PlanAhead14.1で、XPS入りのISE14.1のプロジェクトをインポートしてみた

ザイリンクス デザイン ツールの新機能(PDFです)に、PlanAheadプロジェクトで”.xmpソースを含むISEツールプロジェクト(.xise)をPlanAhead デザインツールプロジェクトにインポートすることも可能です。”と書いてあったので、”XPS13.1入のISE13.4プロジェクトをISE14.1に変換”で使用したISE14.1のプロジェクトをPlanAhead14.1にインポートしてみた。(OSはWindows XP 32ビット版、メモリ8GB(4GBは全く使っていません))
追加:この時はうまく行かなかったけど、原因がわかりました。詳しくは、”PlanAhead14.1で、XPS入りのISE14.1のプロジェクトをインポートしてみた2(解決編)”を参照してください)

・スタートメニューからXilinx Design Tools -> ISE Desgin Suite 14.1 -> PlanAhead -> PlanAhead を起動する。(ここから書くのかと言わないでください。。。(^_^;)、今回はフォルダの構成が変わっていますが、Xilinx Design Toolsの下にVivado も入っているからですね。たぶん、でも、early access license? がないと動かないようです。動きませんでした)

・PlanAhead 14.1 が開く。Create New Project をクリックした。
PlanAhead141_1_120511.png

・New Projectダイアログが開く。Next>ボタンをクリックした。
PlanAhead141_2_120511.png

・Project Name にAtlys_XPS_CDC_SVGA_141_PA と入力して、Next>ボタンをクリックした。
PlanAhead141_3_120511.png

・Project Type でImported Project のラジオボタンをクリックした。Next>ボタンをクリックした。
PlanAhead141_4_120511.png

・ISEのプロジェクトファイルを指定した。Next>ボタンをクリックした。
PlanAhead141_5_120511.png

・Finishボタンをクリックした。
PlanAhead141_6_120511.png

・Import ISE Projectダイアログが出た。成功したようだ。
PlanAhead141_7_120511.png

・PlanAheadにISEのプロジェクトがインポートされた。system_top.v の下にsystem_i がちゃんとインスタンスされている。13.1 に比べてRTL Analysis が追加されている。13.1のPlanAhead についてはここを参照のこと。
PlanAhead141_8_120511.png

・RTL AnalysisのReport DRCをクリックしてみた。Critical Messagesダイアログが出た。XPSで作ったsystem がブラックボックスだと言っている。RTL Analysis なので、至極納得の行くことを行っていると思った。OKボタンをクリックした。
PlanAhead141_9_120511.png

・RUN DRCダイアログが開いた。いろいろなDRC項目についてチャックしているようだが、system_top.v はsystem へのポートマップしているだけなので、この場合はほとんど情報がないと思う。
PlanAhead141_10_120511.png

・DRCはほとんど情報が無いので、置いといて、Project Settings を表示した時のオプションは相変わらずオプションだけだと思ったが、そのオプションをクリックすると、下に説明が出た。これでやりやすくなる。
PlanAhead141_11_120511.png

・PlanAhead画面のProgram and Debug -> Generate Bitstream をクリックして、インプリメントを実行した。No Implementation Availableダイアログが出た。Yesボタンをクリックした。
PlanAhead141_12_120511.png

・論理合成が始まったが、すぐにエラーになってしまった。system がunknown module だそうだ。でもPlanAhead 上でXPSのプロジェクト(system.xmp)を起動すると、ちゃんとXPSが起動するんだけど?なんででしょうか?(追加:この時はうまく行かなかったけど、原因がわかりました。詳しくは、”PlanAhead14.1で、XPS入りのISE14.1のプロジェクトをインポートしてみた2(解決編)”を参照してください)
PlanAhead141_13_120511.png

ちょっと原因が分からない。PlanAheadを落として、元のISEのプロジェクトを立ち上げると論理合成以下がオレンジの?だったので、もう一度コンパイルをしてみたら、以前は完全にインプリメント出来ていたのだが、今回はGenerate Programming File でエラーが出てしまった。
PlanAhead141_14_120511.png

エラー内容を下に示す。

ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_ck" LOC = G3;>
   [system.ucf(66)]: NET "mcbx_dram_ck" not found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_ck_n" LOC = G1;>
   [system.ucf(67)]: NET "mcbx_dram_ck_n" not found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_dm" LOC = K3;>
   [system.ucf(69)]: NET "mcbx_dram_dm" not found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_ck" IOSTANDARD =
   DIFF_SSTL18_II;> [system.ucf(130)]: NET "mcbx_dram_ck" not found.  Please
   verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_ck_n" IOSTANDARD =
   DIFF_SSTL18_II;> [system.ucf(131)]: NET "mcbx_dram_ck_n" not found.  Please
   verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:ConstraintSystem:59 - Constraint <NET "mcbx_dram_dm" IOSTANDARD =
   SSTL18_II;> [system.ucf(137)]: NET "mcbx_dram_dm" not found.  Please verify
   that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.
ERROR:Xflow - Program ngdbuild returned error code 2. Aborting flow execution...
ERROR:EDK -  
   Error while running "make -f system.make init_bram".
ERROR: running XPS to load ELF data to bitstream failed.
ERROR: Bitstream data load failed, XPS did not generate H:/HDL/FndtnISEWork/Spartan6/Atlys/Atlys_XPS_CDC_SVGA_141/implementation/download.bit


ピンが無くなったと言われているみたいなのが、エラーになったピンはFPGA Editor で確認すると存在するようなのだ。どうもおかしくなってしまったようだ。削除して、もう一度ISE13.4のプロジェクトをコピーして変換しようと思う。
  1. 2012年05月11日 21:29 |
  2. PlanAheadについて
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/2139-a3f5e6b8
この記事にトラックバックする(FC2ブログユーザー)