PlanAhead14.1のExampleのBFT Core を試してみた２（Synthesis編）

”PlanAhead14.1のExampleのBFT Core を試してみた１（RTL Analysis）”の続き。

・Synthesis -> Run Synthesis をクリックして、論理合成を行った。


・Synthesis Completed ダイアログが開く。Open Synthesized Design ラジオボタンをクリックして、OKボタンをクリックした。


・ダイアログが出たので、Noボタンをクリックした。


・論理合成終了後の表示


・Synthesis -> Synthesized Design -> Edit Timing Constraints をクリックした。タイミング制約が右上のウインドウに表示された。


・Synthesis -> Synthesized Design -> Report Clock Interaction をクリックした。Report Clock Interaciton ダイアログが開いた。OKボタンをクリックした。


・Clock Interaction が右のウインドウに表示された。クロックドメイン間の関連を表示するようだ。


・Synthesis -> Synthesized Design -> Report DRC をクリックした。Run DRCダイアログが開いた。色々なDRCの項目が並んでいる。OKボタンをクリックした。


・下のウインドウにDEC の結果が示された。


・Synthesis -> Synthesized Design -> Report Noise をクリックした。Run SSN Analysis ダイアログが表示された。OKボタンをクリックした。


・下のウインドウにノイズ解析の結果が表示された。


・Synthesis -> Synthesized Design -> Report Utilization の結果を下に示す。


・Register を展開したのが下の図だ。RTL Analysis に比べてレジスタの値が減っているのがわかる。


・Synthesis -> Synthesized Design -> Schematic をクリックした時の図を下に示す。RTL Analysis に比べて回路が増えている気がする。


・回路図を拡大して素子をクリックすると、Netlist ウインドウの当該の素子がハイライトされる。