キャラクタROMをAXI4 Lite Slave として実装する１（AXI4 Lite バスの勉強）

だいぶ間が開いてしまったが、”AXI4バスでDVI表示回路を作る（仕様の検討）”でキャラクタ・ディスプレイ・コントローラのキャラクタROMをAXI4 Lite Slave として実装することにした。今回はそのためのAXI4 Liteバスの仕様を勉強することにする。

AXI4バスに対してのAXI4 Liteバスの特徴を下に示す。（AMBA ® AXI ™ and ACE ™ Protocol Specification ARM IHI 0022D (ID102711) を参考にしている）

・すべてのトランザクションの転送長が1
・データバス幅は32または64ビット、Xilinxの仕様では32ビット幅
・すべてのアクセスが Non-modifiable, Non-bufferable
・排他的アクセスは無し

下にaxi_slave_v1_00_aのVerilogのテンプレートとaxi_lite_slave_v1_00_aのVerilogテンプレートをWinMerge で比較した結果を下に示す。



左がaxi_slave_v1_00_aのVerilogのテンプレート、右がaxi_lite_slave_v1_00_aのVerilogテンプレートだ。左に比べて、右が格段に信号が少ないことがわかる。例えば、S_AXI_AWLENやS_AXI_AWSIZE、S_AXI_AWBURST、S_AXI_ARLENやS_AXI_ARSIZE、S_AXI_ARBURST は転送数が1と決まっていれば必要ないはずだ。この様に、AXI4 Lite は、AXI4の簡易版になっているようだ。