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AXI4バスに接続するビットマップ・ディスプレイ・コントローラの作製5(MCBインプリメント2)

AXI4バスに接続するビットマップ・ディスプレイ・コントローラの作製4(MCBインプリメント1)”の続き。

前回の続き。(使用バージョンは14.1)

・Ports タブをクリックすると、MCBのピンが全くExternal に出ていない。
BitMapDispCont_19_120726.png

・axi_s6_ddrx_0 -> (IO_IF) memory_0 の下向き^をクリックして、Make Ports External を選択して外部ポートに接続した。
BitMapDispCont_20_120726.png

・上の図を見るとわかるが、axi_s6_ddrx_0 のsysclk_2x やsysclk_2x_180 がつながっていない。

clock_generator_0 がAXIバスクロックの100MHzのCLKOUT0 のみなので、クロック出力を生成する。(1から設定すると面倒だ。BSBウィザードでボードパッケージを使えるメリットを十分に感じた。。。)(下の図ではConnected Port などのメニューのところを右クリックして右クリックメニューからNetをチェックして、Netを表示している)
BitMapDispCont_21_120726.png

・clock_generator_0 をダブルクリックして、ダイアログを出す。

・CLKOUT1のRequired Frequency (Hz) に600000000 (600MHz), Required Phase に 0, Required Group に PLL0, Bufferd にFALSE を設定した。
・CLKOUT2のRequired Frequency (Hz) に600000000 (600MHz), Required Phase に 180, Required Group に PLL0, Bufferd にFALSE を設定した。
・CLKOUT0のRequired Group に PLL0を設定した。
BitMapDispCont_22_120726.png

・axi_s6_ddrx_0 のsysclk_2x のConnected Port 空きスペースを右クリックして右クリックメニューから、New Connection を選択する。
・axi_s6_ddrx_0 のsysclk_2x_180 のConnected Port 空きスペースを右クリックして右クリックメニューから、New Connection を選択する。
・axi_s6_ddrx_0_sysclk_2x とaxi_s6_ddrx_0_sysclk_2x_180 のネットが出来た。
・clk_generator_0 のCLKOUT1 とCLKOUT2 Netを選択して接続した。
BitMapDispCont_23_120726.png

・axi_s6_ddrx_0 のpll_lock をclock_generator_0::LOCKED に、sys_rst をproc_sys_reset::Bus_Struct_Resetに、ui_clk をclk_generator_0::CLKOUT0 (100MHz)に接続した。
BitMapDispCont_24_120726.png

・更に、axi_s6_ddrx_0の(BUS_IF) S0_AXI を展開して s0_axi_aclk を clk_generator_0::CLKOUT0 (100MHz)に接続した。
BitMapDispCont_25_120726.png

これで大体のMCBのIPのポートは接続できたかな?次にMCBのアドレスをマップする。

・Addressタブをクリックして、axi_s6_ddrx_0 のBase Address を0x10000000 に設定した。すると、High Address が自動的に0x1FFFFFFF に変更された。
BitMapDispCont_26_120726.png

これで、MCBの設定は大体終了かな?結構大変だった。
後は、DDR2の外部ポートのUCFは書かなくて良いのだろうか?おいおい見て行こう。

おまけとして、最後に、ProjectメニューからDesign Rule Check をやってみたところエラーは無かった。
BitMapDispCont_27_120726.png
  1. 2012年07月26日 05:59 |
  2. AXI4 Master IPの作製
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