ZedBoardでHDMI出力４（ChipScope AXI Monitor でAXIバスを観察３）

”ZedBoardでHDMI出力３（ChipScope AXI Monitor でAXIバスを観察２）”の続き。

前回はHPポートのVDMAに接続されたAXIバスの様子をChipScopeで見てみたが、今回はVDMAからaxi_hdmi_tx_16b_0 につながっているAXI-streamバスのトランザクションを見ていこう。

Xilinx社のFPGAにおけるAXI-Streamバスの信号はAXIリファレンスガイドに書いてある。このマニュアルの50ページの表 3-2 : AXI4-Stream の信号 を引用させていただく。


これによると、AXI-StreamはTVALIDだけ必須で後はオプションとのことだ。TKEEPは未使用と書いてあるが、ChipScopeの信号には入っていた。TDATAは必ず8ビットの倍数にするそうだ。

さて、AXI-Streamバスの信号をChipScpeで見てみよう。


TVALIDはいつも1で、時々TREADYをaxi_hdmi_tx_16b_0 が1にアサートしてデータを受け取っている。TLASTもVDMAによって、たまに1にアサートされている。

TLASTが1になった時には、どういう意味があるかを調べてみた。
LogiCORE IP AXI Video Direct Memory Access v5.02.a Product Guide PG020 July 25, 2012によると、TLASTはそれぞれのラインの終了を表すそうだ。Example MM2S Timing、111ページ参照。
Example MM2S Timing、111ページの Figure 3-10: Example MM2S Interface Timing を下に引用させていただく。


このExample Timing とChipScope のタイミングを見ると違っているところがある。Example Timing では、TREADYが常時1にアサートされているが、ChipScopeではTVALIDが常時1にアサートされていて、TREADYが時々1になってデータを受け取っている。

AXI-Stream はデータ・ストリームをやり取りするだけなので、簡単なバス構造になっているようだ。