コアジェネレータIP使用時のVHDLのModelSimシミュレーション

IDELAYのVARIABLEモードの前に、DCMをコアジェネレータで生成しときに論理シミュレーションをしようとしてはまってしまったので、そのことを書こうと思う。
IDELAYのVARIABLEモードをシミュレーションするためにISEにプロジェクトをつくり、シミュレーションもModelSimのVHDLを指定してある。下にプロジェクト　プロパティを示す。


DCMを使うためにコアジェネレータでDCMを追加した。(dcm133)
Behavioral SimulationをSource for:から選んでSimulate Behavioral ModelをダブルクリックしてModelSimでシミュレーションしたところ下のエラーが出た。


.fdoの9行目がだめなようだ。.fdoを下に示す。

## NOTE: Do not edit this file.
## Autogenerated by ProjNav (creatfdo.tcl) on Thu Jun 15 18:34:07 東京 (標準時) 2006
##
vlib work
vlog "dcm133.v"
vcom -explicit -93 "IDELAY_VARIABLE_TEST.vhd"
vcom -explicit -93 "IDELAY_VARIABLE_TEST_tb.vhd"
vlog "C:/HDL/Xilinx/verilog/src/glbl.v"
vsim -t 1ps -L xilinxcorelib_ver -L unisims_ver -lib work IDELAY_VARIABLE_TEST_tb glbl
do {IDELAY_VARIABLE_TEST_tb.udo}
view wave
add wave *
add wave /glbl/GSR
view structure
view signals
run 1000ns

vsimの行を見るとxilinxcorelib_verとかVerilogのライブラリが参照されている。なぜだか調べてみるとSource for:でSynthesis/Implementationを選んで、dcm133のIPを選んだ。ProcessesペインのView HDL Sourceのプロパティを表示するとVerilogだった。


これをVHDLに変更した。


これでBehavioral SimulationをSource for:から選んでSimulate Behavioral ModelをダブルクリックしてModelSimでシミュレーションしたところOKとなった。
.fdoを下に示す。

## NOTE: Do not edit this file.
## Autogenerated by ProjNav (creatfdo.tcl) on Thu Jun 15 19:32:23 東京 (標準時) 2006
##
vlib work
vcom -explicit -93 "dcm133.vhd"
vcom -explicit -93 "IDELAY_VARIABLE_TEST.vhd"
vcom -explicit -93 "IDELAY_VARIABLE_TEST_tb.vhd"
vsim -t 1ps -lib work IDELAY_VARIABLE_TEST_tb
do {IDELAY_VARIABLE_TEST_tb.udo}
view wave
add wave *
view structure
view signals
run 1000ns

ちゃんとVHDLのDOファイルになった。
コアジェネレータで生成したIPはディフォルトでVerilogになるのか？　いつもプロパティをVHDLにしなければVHDLでシミュレーションできないようである。
ディフォルトを変更できるオプションが見つからない。