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ZedBoard用画像出力IPの作製1(仕様の検討)

前回、”Custom Video Timing Controller の作製3(XPSにAdd IP)”で、custom_vtc が完成したので、今度は、ZedBoardのVGAコネクタと、HDMIコネクタに画像信号を出力するIP (video_out_zed) を作製する。
更に、もう一度、LogiCORE IP AXI4-Stream to Video Out v1.0 Product Guide PG044 April 24, 2012のFigure 1-1をもう一度下に転載させて頂く。(”カメラ、ビデオ表示カスタムIPを AX4-Stream に変更1(使用するIPの検討)”参照)
Camera_Display_w_VDMA_3_130526.png

video_out_zed モジュールがどの部分に相当するかというと、上の図で、右端のVideo Interface に相当する。

ZedBoard用画像出力IP (video_out_zed) は、ビットマップ・ディスプレイ・コントローラのモジュールをそのまま使うことができるため簡単にできる。VGA出力は、入力されたピクセルデータと水平同期信号、垂直同期信号を出力する。HDMI出力は、ビットマップ・ディスプレイ・コントローラで使用してた conv_hdmi_out モジュールを再利用する。

下に、video_out_zed.v のポート宣言部を示す。

module video_out_zed # (
    parameter  VIDEO_DATA_WIDTH = 24
) (
    input    wire    pclk,            // pixel clock
    input    wire    aresetn,        // AXI reset
    input    wire    video_de        // data enable
    input    wire    video_hsync,
    input    wire    video_vsync,
    input    wire    video_vblank,
    input    wire    video_hblank,
    input    wire    [VIDEO_DATA_WIDTH-1:0]    video_data,
    
    (* IOB = "FORCE" *) output    reg     [3:0]    vga_red,
    (* IOB = "FORCE" *) output    reg     [3:0]    vga_green,
    (* IOB = "FORCE" *) output    reg     [3:0]    vga_blue,
    (* IOB = "FORCE" *) output    reg        vga_hsync,
    (* IOB = "FORCE" *) output    reg        vga_vsync,
    
    (* IOB = "FORCE" *) output    wire    hdmi_clk,
    (* IOB = "FORCE" *) output    wire    hdmi_vsync,
    (* IOB = "FORCE" *) output    wire    hdmi_hsync,
    (* IOB = "FORCE" *) output    wire    hdmi_data_e,
    (* IOB = "FORCE" *) output    wire    [15:0]    hdmi_data
);

  1. 2013年06月10日 04:25 |
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