FC2カウンター FPGAの部屋 Vivado IP Integrator のチュートリアル(Lab2)2(Vivado Logic Analyzer)
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Vivado IP Integrator のチュートリアル(Lab2)2(Vivado Logic Analyzer)

Vivado IP Integrator のチュートリアル(Lab2)1(SDK)”の続き。

Step 3: Connectto the Vivado Logic Analyzer

26.Vivado の Flow Navigator から Program and Debug -> Open Hardware Session を選択する。
Vivado_IP_Integrator_106_130727.png

27.Hardware Session が開いて、Vivado のGUI が変わってしまった。Open a new hardware target をクリックする。
Vivado_IP_Integrator_107_130727.png

28.New Hardware Target ダイアログが開く。Next>ボタンをクリックした。
Vivado_IP_Integrator_108_130727.png

29.Vivado CSE Server Name を聞かれた。デフォルトのままでNext>ボタンをクリックした。
Vivado_IP_Integrator_109_130727.png

30.Hardware Targetを聞かれる。ZedBoardは登録されていないのか? unknown と出てきてしまう。Next>ボタンをクリックした。
Vivado_IP_Integrator_110_130727.png

31.Hardware Target のFREQUENCY を聞かれるが、デフォルトの6MHzで行くことにした。Next>ボタンをクリックした。
Vivado_IP_Integrator_111_130727.png

32.Open Hardware Target Summary が表示された。Finishボタンをクリックした。
Vivado_IP_Integrator_112_130727.png

33.Hardware ウインドウが表示された。
Vivado_IP_Integrator_113_130727.png

34.Hardware ウインドウで、e Run Trigger Immediate アイコンをクリックした。
Vivado_IP_Integrator_114_130727.png

35.hw_ila_data_1.wcfg が表示された。トリガを掛けていないので、何も表示されていない。
Vivado_IP_Integrator_115_130727.png

36.axi_WVALID のCompare Value をクリックして、Value を 1 に変更した。つまり、axi_WVALIDが 1 になった時にトリガが掛かる。
Vivado_IP_Integrator_116_130727.png

37.axi_WVALID のCompare Value が 1 になった。
Vivado_IP_Integrator_117_130727.png

38.hw_ila_1 の Trigger Pos を 512 に設定する。これで、トリガが掛かった位置が波形の真ん中に来る。
Vivado_IP_Integrator_118_130727.png

39.トリガを設定したので、Hardware ウインドウで、Run Trigger アイコンをクリックして、キャプチャを開始する。
Vivado_IP_Integrator_119_130727.png

40.Hardware ウインドウの hw_ila_1 が Capturing になった。
Vivado_IP_Integrator_120_130727.png

41.SDK に戻り、Resume アイコンをクリックして、ブレークポイントまで進める。
Vivado_IP_Integrator_121_130727.png

42.99行目のブレークポイントまで進んだ。GpioOutputExample() を実行すると、AXIバス・アクセスが発生するので、その先の103行目にブレークポイントを設定する。
Vivado_IP_Integrator_123_130727.png

43.Resume アイコンをクリックして、103行目のブレークポイントまで進める。
Vivado_IP_Integrator_124_130727.png

44.Vivado を見ると、トリガが掛かって、波形が hw_ila_data_1.wcfg に表示された。
Vivado_IP_Integrator_125_130727.png

45.3つのAXI Write アクセスが発生している。AWBURST やAWPORT などの信号は入っていないけど、どうなんだろうか?入らないのか?
Vivado_IP_Integrator_126_130727.png

46.今のブレークポイントまでのTera Term の表示を示す。
Vivado_IP_Integrator_127_130727.png

47.最後までソフトウエアを走らせた時のTera Term の表示を示す。
Vivado_IP_Integrator_128_130727.png
  1. 2013年07月28日 07:25 |
  2. Vivado
  3. | トラックバック:0
  4. | コメント:5

コメント

ChipScopeのライセンスではNG!?

私もUG940のTutorialをZedBoardで始めました。いつもながらお世話になっております。

私のところでは、Implement時にVivado Logic Analyzerのライセンスがないとかでコンパイルエラーに
なってしまいました。Vivado WebPACK+ChipScopeライセンスではダメなようですね。Mark Debugを
外したらEDKでサンプルプログラムを走らせるところまで行きましたが、Logic Analyzerが機能しないので
この先は出来ないですね。残念。

今後お仕事で使うZC702 boardには、デバイス限定で「Vivado Design Edition」のライセンスが
付くらしいので、そちらでやろうと思います。

Vivadoの売りであるISE+XPS+ChipScopeの統合も、うまくまとまっているようですね。
Logic AnalyzerとSDKの同時使用も問題なさそうですし。
  1. 2013/07/28(日) 15:54:31 |
  2. URL |
  3. K林 #-
  4. [ 編集 ]

了解しました。ありがとうございます。
後で、WebPACKでやってみようと思っていました。
ChipScope も統合されていたので、びっくりしました。スムーズにできそうです。
次は、カスタムIPを作ってみようと思っています。

  1. 2013/07/28(日) 21:09:06 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

ところでVivadoでカスタムIPはどうやって定義するのでしょう?

Vivado関連のドキュメントにざっと目を通してみましたが、それらしいのが見つかりません。
XPSで「Create or Import Peripheral」コマンドでひな形を利用したIP作成や、Pcoreを
直接作成してRescanするような手法とかあるのでしょうか?

既存のPcoreをVivadoのIP Catalogに登録する方法は、UG940のTutorialにありますが、
現状ではこの方法しかないのですかね。

Vivadoに移行して講座開発しようと思ったのですが、出鼻をくじかれた感じがします。

P.S. 明日はCOJT発表会があります。来期の新ボードも納品されたのでお見せできます。
  1. 2013/07/30(火) 14:53:56 |
  2. URL |
  3. K林 #-
  4. [ 編集 ]

Vivado Design Suite Tutorial Designing with IP UG939 (v 2013.2) June 26, 2013 はどうでしょうか?今度これをブログでやろうかと思っています。
http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2013_2/ug939-vivado-designing-with-ip-tutorial.pdf
Lab 3: Packaging an IP for Reuse はどうでしょうか?

日本語ではこれが良さそうです。Vivado Design Suite ユーザー ガイド IP を使用した設計 UG896 (v2013.1) 2013 年 3 月 20 日 日本語版
http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2013_1/ug896-vivado-ip.pdf

明日、伺えると思いますので、よろしくお願いします。
  1. 2013/07/30(火) 15:23:46 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

Vivado Design Suite ユーザー ガイド IP を使用した設計UG896 (v2013.2) 2013 年 6 月 19 日がありました。こっちのほうが新しいです。
http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2013_2/ug896-vivado-ip.pdf
  1. 2013/07/31(水) 05:02:25 |
  2. URL |
  3. marsee #f1oWVgn2
  4. [ 編集 ]

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