FC2カウンター FPGAの部屋 Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする7(パイプライン化ソースを実機テスト2)
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Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする7(パイプライン化ソースを実機テスト2)

Vivado HLS 2014.1でラプラシアン・フィルタ関数をaxi masterモジュールにする6(パイプライン化ソースを実機テスト1)”の続き。

前回、ISEでタイミング・エラーが発生したので、Vivado HLS 2014.1 に戻って、タイミング制約を変更することにした。

・Vivado HLS 2014.1 を立ちあげて、Solutionメニューから Solution Settings... を選択した。

・左のペインからSynthesis を選択して、Clock Period を 9 に変更した。
Vivado_HLS_2014_1_32_140606.png

・これで、合成したところ、Summary の Estimated は 10.92 に悪化してしまった。
Vivado_HLS_2014_1_33_140606.png

これではダメだ。C++ソースを修正する必要があるのだろうか?
いろいろと Clock Period を変更して試してみたが、以前の 9.63 より小さくはならなかった。
Vivado HLSでは手詰まりなので、ISEの方で頑張ってみることにした。

・Project Navigator のMap Properties の Placer Extra Effort を Continue on Impossible , Register Duplication を On , これは直接は関係ないと思うが、Enable Muti-Threading を 2 に変更した。
Vivado_HLS_2014_1_34_140606.png

・Project Navigator のMap Properties の Place & Route Properties の Extra Effort を Continue on Impossible , これも直接は関係ないと思うが、Enable Muti-Threading を 2 に変更した。
Vivado_HLS_2014_1_35_140606.png

・Place & Route 終了後に、・Processes ウインドウのImplement Desgin -> Place & Route -> Generate Post-Place & Route Static Timing -> Analyze Post-Place & Route Static Timing をダブルクリックして、静的タイミング解析結果を表示した。
Vivado_HLS_2014_1_36_140606.png

結果は最大、-1.273 ns になってしまって、悪化した。
前回の結果だと、-0.631 ns だったので、クロック周期が 10.631 ns だったら、問題ない事になる。10.631 ns ≒ 94 MHz だ。94 MHz で動作させて間に合うのだったらタイミング制約はクリアすることになる。
  1. 2014年06月07日 05:11 |
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