VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ５（ブロック・デザインの生成）

”VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ４（PS以外のブロックデザイン）”の続き。

前回は、PS以外のIPをインスタンスして、ブロック・デザインを完成させた。今回は、ブロック・デザインのバリデーションから行う。

・Validate Design アイコンをクリックして、デザインのバリデーションを行った。


・エラー発生。ID_WIDTHが合わないそうだ。


・Messages ウインドウの /processing_system7_0_axi_periph/s00_couplers/auto_pc/M_AXI(12) をクリックした。


・エラーの部分が表示された。AXIインターコネクトの3つ下のモジュールのID_WIDTHが12だったが、その上のAXIインターコネクトのモジュールと、一番上のAXIインターコネクトのID_WIDTHは1だった。これでなぜエラーが出るのかな？
AXIインターコネクトの外に出ているID_WIDTHは1 なんだけど。。。


・なんか矛盾している気がするが、仕方が無いので、cdc_vga_axi_slave_v1_0 をダブルクリックして、C S Axi ID Width を 12 に変更した。


・これでもう一度、Validate Design アイコンをクリックして、デザインのバリデーションを行ったら、通りました。


・Save Block Design アイコンをクリックして、ブロック・デザインをセーブします。


・Generate Block Design をクリックして、ブロック・デザインを生成する。


・Generate Output Products ダイアログが表示された。Generate ボタンをクリックした。


・エラーが出てしまった。VHDL関連のエラーだ。


・Messages ウインドウで、エラーを右クリックして、右クリックメニューから、Search for Answer Record を選択した。


・アンサー・レコードが表示された。1つしかエントリーが無かったので、クリックすると、”AR# 58038　Vivado IP パッケージャー - REAL タイプのジェネリック SIGNED タイプに変換され「ERROR: [IP_Flow 19-3285] Failed to convert float value 'x.xx' to HDL value.」というエラー メッセージが表示される”が表示された。

そうか、Vivado では、math_real パッケージが使えないのか？　これはショックだ。あまり VHDL は使われることを想定していないのだろうか？　Verilog で書いたほうが良いのだろうか？ System Verilog は、Vivado Simulatorがサポートしていない。。。

仕方がないので、VHDLコードを修正することにする。

（追記）よく見たら、RESLUTIONがおかしいように書いてありますね。最初にエラーが出た時は、real がエラーと書いてあったので、勘違いしました。階層も深すぎるようです。

”VivadoでZYBOのAXI4 Slave キャラクタ・ディスプレイ・コントローラ６（ブロック・デザインのデバック）”に続く。