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AXI4 Slave Bus Functional Model のVHDL版のテスト2

AXI4 Slave Bus Functional Model のVHDL版のテスト”の続き。

前回は、S_AXI_BREADY のアサートが S_AXI_BVALID より遅れると AXI4 Slave BFM が破綻していた。そこで、”AXI4 Slave Bus Functional Model のVHDL版2”に貼ったように AXI4 Slave BFM を修正したので、もう一度シミュレーションを試みたら、最後のAXI4 Write トランザクションで、BREADYの応答が無かった。
AXI_BFM_test_3_140717.png

ikwzm さんに連絡し、シナリオを修正して頂いた。そして、再度ダウンロードして、テストした。下にシミュレーション波形を示す。
AXI_BFM_test_4_140718.png

これで、問題は解決したと思う。但し、Write Data Channel の終了時に、Write Response 用の sync fifo にデータを入力するためWrite Data Transaction の終了から、Write Response Channelの開始までに1クロックの間が空いてしまう。
  1. 2014年07月18日 04:17 |
  2. AXI4バス
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