Vivado 2104.2でSystemVerilog をやってみた２（data_types_example1）

”Vivado 2104.2でSystemVerilog をやってみた１（data_types_example1）”をやってみると、Total On-Chip Power が 7.997W になっていて、大変なことになっていた。


On-Chip にするとこんな感じ。I/OとDSPの消費電力が多い。


どんな回路になっているか概略を見てみよう。まずは、Flow Navigator -> RTL Analysis -> Schematic をクリックした。


ごく常識的な回路になっている。
次に、実際のマッピングを見るために、Flow Navigator -> Synthesis -> Schematic をクリックした。


左右真ん中、上下で上の方の大きな2つの四角を拡大してみよう


DSP48E1が使われているのがわかる。

パワーを食い過ぎているのは、クロックのタイミング制約が無い為と思われるので、クロックのタイミング制約を追加する。

タイミング制約を生成してみよう。Flow Navigator -> Implementation -> Edit Timing Constraints を選択した。

clock信号のPERIOD制約を生成する。


制約をXDCファイルとしてセーブした所。


もう一度インプリメントを行うと、Total On-Chip Power は 0.148Wとなった。良かった。


やはり、PERIOD制約をかけないと、Total On-Chip Power の計算がまずくなるようだ。