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FPGAから供給するクロックの位相

今度の基板はSDRAM2系統、PowerPC1系統のクロックをFPGAから供給している。最近のお仕事でも書いたがそのクロックを計測してみるとかなりずれていることがわかった。回路的には下の図のような回路になっている。
clk_curcit_figure_060831.png

これはSDRAMの1系統だがもうSDRAM1系統とPowerPCのクロック系統がある。これらのクロック出力が予定のクロック位相よりもずれてしまったので、各クロックの位相をDCMでシフトして合わせた。(最近のお仕事参照
これは何でかと考えるとPLL専用ICと違ってクロック入力パッドからDCMまでの遅延とフィードバック入力パッドからDCMまでの遅延がかなり違っているようだ。その辺も考えて入力クロックと出力クロックが0ディレイになるように、または、規定の遅延になるようにDCMの位相シフト量を調整しないといけないようだ。この場合は当然ながらDCMとBUFGMUXの位置(出来れば配線も?)固定しておかないと出力クロックの位相が正確に決定できないと思う。ただいま解析中だ。
なかなか子供の付き添いがあってブログも書く暇がないのがもどかしいが、自分の備忘録でもあるので書いてみたい。
  1. 2006年08月31日 21:24 |
  2. FPGAからクロック出力
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