FC2カウンター FPGAの部屋 Vivado HLS 2014.1で生成したラプラシアンフィルタIPをシミュレーション1(mem_sim_axi_slave IP の作製)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vivado HLS 2014.1で生成したラプラシアンフィルタIPをシミュレーション1(mem_sim_axi_slave IP の作製)

Vivado HLS 2014.1で生成したラプラシアンフィルタIPをZYBOのカメラ表示システム上で使用する3”の続き。

前回、Vivado HLS 2014.1 で作製したラプラシアンフィルタ IP が動作しなかったので、シミュレーションを行う。シミュレーションをしたのはZedBoardの時で、AXI4 Slave を持った汎用メモリモデル IP の mem_sim_axi_slave と設定レジスタを設定する AXI Lite Master IP の reg_set_axi_lite_master を使用する。詳しくは、”Vivado HLS 2013.4でラプラシアン・フィルタ関数をaxi masterモジュールにする5(単体シミュレーション)”を参照下さい。

今回は、前回シミュレーションした時は、ISE を使用していたので、今回は、Vivado に変更する必要がある。mem_sim_axi_slave と reg_set_axi_lite_master をVivado の IP として作製する。

最初に mem_sim_axi_slave から作製する。
Vivado 2014.4 で、C:\Users\Masaaki\Documents\Vivado\Zynq\ZYBO\IP_test フォルダに、mem_sim_axi_slave プロジェクトを作製した。プロジェクトに入れた Verilog HDL ソースは、mem_sim_axi_slave.v と memory_8bit.v だ。
Vivado_HLS_lap_filter_74_150306.png

mem_sim_axi_slave を IP 化するために、Tools メニューから Create and Package IP... を選択して、IP化する。

Create and Package IP ダイアログが表示された。

Choose Create Peripheral or Package IP で Package your current project のラジオボタンを選択した。
Vivado_HLS_lap_filter_75_150306.png

Package Your Current Project のIP location を確認した。デフォルトでOK。
Vivado_HLS_lap_filter_76_150306.png

New IP Creation の Finish ボタンをクリックする。
Vivado_HLS_lap_filter_77_150306.png

右のウインドウにPackage IP のタブができた。最初にIdentifiaction が表示されている。
Vivado_HLS_lap_filter_78_150307.png

Compatibility 画面。
Vivado_HLS_lap_filter_79_150307.png

File Groups 画面。
Vivado_HLS_lap_filter_80_150307.png

Customization Parameters 画面。
Vivado_HLS_lap_filter_81_150307.png

Ports and Interface 画面。S_AXI ポートが認識されている。
Vivado_HLS_lap_filter_82_150307.png

Addressing and Memory 画面。ワーニングが出ている。4GBアクセスになっていたので、Range Dependency に pow(2,(C_S_AXI_ADDR_WIDTH - 3) + 1) を入力して 1 GBに変更した。
Vivado_HLS_lap_filter_83_150307.png

ワーニングを示す

。[IP_Flow 19-3238] Range of address space is set to a full 4G (Address Block 'reg0' of Memory Map 'S_AXI'). Consider reducing this by setting the range of the address block to a lower number, or alternatively reduce the number of bits on the address line in your HDL's top level file interface and repackage the IP.


Customization GUI 画面。
Vivado_HLS_lap_filter_84_150307.png

Review and Package 画面で edit packaging settings をクリックした。
Vivado_HLS_lap_filter_85_150307.png

Automatic Behavior -> After Packaging -> Create archive of IP のチェックボックスにチェックを入れた。これで、IPのZIPファイルが生成される。
Vivado_HLS_lap_filter_86_150307.png

もう一度、Review and Package 画面で Package IP をクリックする。
Vivado_HLS_lap_filter_87_150307.png

marsee_user_mem_sim_axi_slave_1.0.zip ができている。
Vivado_HLS_lap_filter_88_150307.png

marsee_user_mem_sim_axi_slave_1.0.zip の内容を示す。
Vivado_HLS_lap_filter_89_150307.png

なお、mem_sim_axi_slave.v と memory_8bit.v のVerilog HDLコードについては、”AXI4 Slave インターフェースのメモリ・シミュレーション用 IP の作製2(シミュレーション)”を参照下さい。
  1. 2015年03月06日 06:30 |
  2. Vivado
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/3092-a132b8b5
この記事にトラックバックする(FC2ブログユーザー)