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Vivado HLS 2014.1で生成したラプラシアンフィルタIPをシミュレーション2(reg_set_axi_lite_master IP の作製)

”Vivado HLS 2014.1で生成したラプラシアンフィルタIPをシミュレーション1”の続き。

前回は、AXI4 Slave を持った汎用メモリモデルの mem_sim_axi_slave IPを作製した。今回は、設定レジスタを設定する AXI Lite Master IP の reg_set_axi_lite_master を作製する。

reg_set_axi_lite_master.v の仕様と Verilog HDL コードについては、”AXI VDMAのレジスタ設定用AXI Lite Master IPの作製2(シミュレーション)”を参照下さい。

Vivado 2014.4 で、C:\Users\Masaaki\Documents\Vivado\Zynq\ZYBO\IP_test フォルダに、ZYBO用の reg_set_axi_lite_master プロジェクトを作製した。プロジェクトに入れた Verilog HDL ソースは、reg_set_axi_lite_master.v だ。
Vivado_HLS_lap_filter_90_150308.png

IP 化するために、Tools メニューから Create and Package IP... を選択して、IP化する。

Create and Package IP ダイアログが表示された。

Choose Create Peripheral or Package IP で Package your current project のラジオボタンを選択した。
Vivado_HLS_lap_filter_75_150306.png

Package Your Current Project のIP location を確認した。デフォルトでOK。
Vivado_HLS_lap_filter_91_150308.png

New IP Creation の Finish ボタンをクリックする。
Vivado_HLS_lap_filter_77_150306.png

右のウインドウにPackage IP のタブができた。最初にIdentifiaction が表示されている。Vender を marsee に変更した。
Vivado_HLS_lap_filter_92_150308.png

Compatibility 画面。
Vivado_HLS_lap_filter_93_150308.png

File Groups 画面。
Vivado_HLS_lap_filter_94_150308.png

Customization Parameters 画面。
Vivado_HLS_lap_filter_95_150308.png

Ports and Interface 画面。M_AXI ポートが認識されている。
Vivado_HLS_lap_filter_96_150308.png

Addressing and Memory 画面。Master IP なので、4GBアクセスで問題ない。
Vivado_HLS_lap_filter_97_150308.png

Customization GUI 画面。
Vivado_HLS_lap_filter_98_150308.png

Review and Package 画面で edit packaging settings をクリックした。
Vivado_HLS_lap_filter_99_150308.png

Automatic Behavior -> After Packaging -> Create archive of IP のチェックボックスにチェックが入っていた。これで、IPのZIPファイルが生成される。
Vivado_HLS_lap_filter_100_150308.png

もう一度、Review and Package 画面で Package IP をクリックする。
Vivado_HLS_lap_filter_101_150308.png

marsee_user_reg_set_axi_lite_master_1.0.zip ができていた。
Vivado_HLS_lap_filter_102_150308.png

marsee_user_reg_set_axi_lite_master_1.0.zip の内容を示す。
Vivado_HLS_lap_filter_103_150308.png
  1. 2015年03月08日 04:48 |
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