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DCMカスケード接続の罠(CLKDV編)

昨日は大きい基板でFPGAから出力するクロックがことごとく出てこないという摩訶不思議な現象で困ってしまった。
最初にHDLを書いた時にはシミュレーションしたのだけど、小修正してシミュレーションしていないなということでしてみた。そうしたら見事に外部出力クロックが出ていない。これはどうしたことかと思った。
構成はクロックをDCMのCLKDVで1/2にして他のDCM(1倍)に入れて外部へ出力するクロックを作っている。CLKDVをもらっているのが悪いのかと思って直接水晶のクロックを受けてDCMでCLKDVを使って1/2倍にしてFPGAの外に出したところ出ました。(シミュレーション時)これで行ったがDCMのクロックフィードバックにBUFGを使うとCLKDVの出力に残り少ないBUFGを使えない。やはり使い放題のVirtex4が良いな。。。
クロック出力パッドまでの配線で相当遅延が入ってしまったが、計算の上キャンセルするように位相シフト値をセット。だけどディレイラインはやはり全部で10nsしかなのかな?そうなるとだめかもしれない。
やはりこれはアンサーあるだろうということでXilinxのアンサーを調べてみるとありました。
”Virtex-II/Virtex-II Pro、Clocking Wizard - カスケード接続された DCM で CLKDV を使用すると、LOCKED 信号が high にならない”
それによるとCLKDVを2番目のDCMに入力する場合にはLOCKED信号を3クロック遅延して2番目のDCMのリセットに入れなければいけないそうだ。ちゃんと書いておいてほしい。やはりこれで書き直したほうが良さそうかな?
ウイザードで作ればワーニング出すか回路を付け加えてくれるのかな?
上に書いたように、もう出来ているのでクロックが出ているかどうかだけでも確かめてみようと思う。

(2006/11/18)
CLKFXでも同様のようだ。CLK2Xも同様だと思われる。
  1. 2006年09月20日 20:24 |
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