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XilinxのFPGAについての雑感

今回の回路はPlacer Cost Table(Place & Routeのプロパティの中)を変更すると、動作周波数違反が、がらがら変わったり、ホールドタイム・バイオレーションが出たり、本当に暴れる回路だった。
FPGAチップはXC2V6000-5FF1517。スライス占有率で11%ほどしか使ってない回路だ。
MAPリポートの一部を示す。

Logic Utilization:
Number of Slice Flip Flops: 3,197 out of 67,584 4%
Number of 4 input LUTs: 1,806 out of 67,584 2%
Logic Distribution:
Number of occupied Slices: 4,029 out of 33,792 11%
Total Number 4 input LUTs: 4,235 out of 67,584 6%
Number used as logic: 1,806
Number used as a route-thru: 258
Number used for Dual Port RAMs: 1,820
(Two LUTs used per Dual Port RAM)
Number used as Shift registers: 351

Number of bonded IOBs: 194 out of 1,104 17%
IOB Flip Flops: 13
IOB Dual-Data Rate Flops: 148
Number of Block RAMs: 19 out of 144 13%
Number of GCLKs: 8 out of 16 50%
Number of DCMs: 3 out of 12 25%
Number of BSCANs: 1 out of 1 100%

一番大きいのが、LUTを使用した分散RAM。
こういう大きなFPGAの一部を使う場合は、少なくともエリア制約を作って適用しないと、うまく行かないのだろうか?
P&Rが迷ってしまうことがあるのかもしれない。
どなたか発表できる事例があれば教えてください。

チップスコープをかけると動作がおかしくなると言う現象は、よく聞くし、私も経験したことがる。チップスコープを入れるとうまく動くことがあると言うのも。
それは、制約が足りないのかもしれないが、うまく動作したチップスコープが入っていないコンパイル結果をfloorplannerでロジックセルを固定する。そして、チップスコープをかければ、少なくとも基本動作がおかしくなることはないはずである。チップスコープが動かないことはあるかもしれないが。。。
  1. 2005年10月07日 09:34 |
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