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HDMI入力XGA表示回路5(デバック1)

HDMI入力XGA表示回路4(実機で確認)”の続きだけど、次の記事で示す変更を行っている。
set_clock_groups -asynchronous 制約
Vivado のImplemented Design で Report CDC を確認する
ビットマップ・ディスプレイ・コントローラのReport CDC unsafe 箇所を確認し、修正する

正常に動作すれば、XGA画像をHDMI から取り込んで、VGAの画面としてディスプレイに表示するはずなんだが、表示しない。そこで、Vivado Analayzer でデバックを試みることにした。
休みの日に用事をこなしながら、デバックポートを入れて、Synthesized Design からTools -> Set Up Debug をしたので、ある程度の必要な信号線を削除してしまった。

まずは、ブロックデザインから示す。
今回は、前にうまく行った”ZYBOのHDMI入力をVGA出力に出力する8(ラプラシアンフィルタIP付き)”で使用したdvi2rgb IP をそのまま使用した。
ZYBO_1_XGA_test_54_151224.png

これで、論理合成を行い、Synthesized Design からTools -> Set Up Debug を行った。ここで、必要な信号線を幾つか削除してしまったようだ。
インプリメント、ビットストリームの生成を行った。Summary を示す。
ZYBO_1_XGA_test_55_151224.png

ハードウェアをエクスポートして、SDKを立ち上げる。
SDKはアプリケーションのビルドでエラーが出るので、Clean する必要があるようだ。
Zynq はアプリケーションを起動しないとPS からのクロックも出力されないので、デバックができない。まずはSDKでProgram FPGA とアプリケーションの起動を行った。

次に、Vivado 2015.4 で、Hardware Manager を開いてデバックを行った。
ZYBO_1_XGA_test_51_151224.png

まずはXGA のピクセルクロック関連の信号だが、HSYNC の立ち上がりでキャプチャした所、dvi2rgb IP からは画像信号が出ている。

次に、AXI4バスの信号を見た。
ZYBO_1_XGA_test_52_151224.png

信号波形の拡大を示す。AXI4 Master バスは全くデータ転送をしていないようだ。
ZYBO_1_XGA_test_53_151224.png

上の図で、AXI4-Stream のm_axis_video_tvalid だけ、AXI4バスのクロック・ドメインに入っている。これはもしかして???
v_vid_in_axi4s_0 の AXI4-Stream の aclk クロックは FCLK_CLK_0 だが、axi_vdama_0 の s_axis_s2mm_aclk は dvi2rgb_0 の PixelClk だった。AXI4-Stream のMaster とSlave でクロックが違っていた。。。失敗。
ZYBO_1_XGA_test_56_151224.png

v_vid_in_axi4s_0 の AXI4-Stream の aclk クロックを dvi2rgb_0 の PixelClk に接続した。以前とは違ってピクセルクロックに接続したがどうだろう?ダメだったら、FCLK_CLK0 に接続することにする。
ZYBO_1_XGA_test_57_151224.png
  1. 2015年12月24日 05:22 |
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