Vivado HLS 2016.3 での変更点

Vivado HLS 2016.3 の私が気が付いた主な変更点を書いておこうと思う。

最初の変更点は”Vivado 2016.3が出ました”でも書いたが、ARMプロセッサ・シングルコアのxc7z014s, xc7z007s などがFPGAのラインナップとして加わったことだ。

次の変更点は、Dataflow viewer が　Analysis に追加されたことだ。
”FASTX コーナー検出の改良2（threshold をソフトウェアで変更可能にする）”のVivado HLS 2016.3 プロジェクトで説明する。
このプロジェクトでC コードの合成を行い、Analysis 画面に変更した。
Module Hierarchy ウインドのimage_filter にマークが変更になっていた。image_filter を右クリックすると、Open Schedule Viewer と Open Dataflow Viewer が選べるようになっている。


Open Schedule Viewer を選ぶと、今までのAnalysis 画面だった。
Open Dataflow Viewer を選ぶと、新しいDataflow View が開いた。



さらに、青い矢印にカーソルをフォーカスすると、そのモジュールのポート情報が表示された。



3番目は、IP 化のExports RTL だ。
Export RTL ボタンをクリックした後のExport RTL ダイアログに”Vivado synthesis” と”Vivado synthesis, place and route”のチェックボックスが増えている。
まずは、”Vivado synthesis”にチェックを入れたときの結果を示す。


論理合成後のタイミングレポートが追加になっている。Vivado synthesis を行って、タイミングを検証しているようだ。

次に、”Vivado synthesis, place and route”をチェックして、Export RTL を実行した。


論理合成後のタイミングレポートと配置配線後のタイミングレポートが追加されていた。