Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション３

この前からやっているVerilog2001版DDR SDRAMコントローラーのModelSimシミュレーションだがバグを修正してStart Simulateion...してelaborateすることが出来た。それは良いのだが、実際にrunするとメモリを2GB以上食いまくって遅くなりすぎてしまったのでタスクマネージャーよりModelSimを落としてしまった。
うちのマシンのメモリは1GByteなので無理である。今までは512MbitのDDR SDRAMでシミュレーションしていたので、もっとDDR SDRAMのモデルを容量の少ないものに変更して試してみようと思う。

2006.01.16追記：ModelSim SEでやってみたらシミュレーションは出来たがDELTAが7くらいになって数十ns進むのにだいぶ時間がかかってしまい実用にならない。resolutionを下げるかVHDLのDDR SDRAMモデルでやってみようかと思う。Verilogでresolutionを下げるにはソースの`timescale 1ns / 1psを変更するのだろうか？
それともModelSimのresolutionを設定すればよいのだろうか？
いずれにせよISEによるインプリメントを優先してやろうと思う。

2006.01.20追記：シミュレーションに時間がかかったのは
for (i=DDR_DQS_DM_WIDTH-1; i>=0; i=i+1) begin
のように間違って書いてしまったからのようだ。（本当はi=i-1）integerの上限までやって、ぐるっとまわって止まったから時間がかかっていたようだ。XSTで論理合成したらエラーで止まったのでわかった。これを修正したらシミュレーションできるようになったが、まだどっかにバグがあるようだ。