AXI4-Stream インターフェースのReLU 3（C/RTL協調シミュレーションとExport RTL ）

”AXI4-Stream インターフェースのReLU 2（CシミュレーションとCコードの合成）”の続き。

前回は、ReLU プロジェクトのC シミュレーションとC コードの合成を行った。今回は、ReLU プロジェクトのC/RTL 協調シミュレーションとExport RTLを行う。

C/RTL 協調シミュレーションを行った。結果を示す。


Latency は 345 クロックだった。C コードの合成の時は、317 クロックだったので、こんなものだと思う。AXI4 Lite Slave インターフェースでStart を制御したり、終了を確認したりするので、どうしても余計に時間がかかる。

C/RTL 協調シミュレーションの波形を示す。


ins_TVALID, ins_TREADY, outs_TVALID, outs_TREADY 共にほとんど直線でスループット的にも問題ないというか、そのような波形だろうということは、Latency の値を見たときに推測済みなので、確認できた。

AXI4 Lite Slave インターフェースの波形を示す。


レジスタの start ビットを立ててから終了の監視を行っている。

Export RTL を行った。結果を示す。
なお、Vivado synthesis, place and route にチェックを入れてある。


LUT は 902 だが、SRL が 2 あるので、実質的には、904 個かかな？これは、C コードの合成の時の577 個よりも増えている。増えることもあるんだね。。。
FF は787 個で、C コードの合成の 1227 個よりも減っている。
CP achieved post-implementation の値が 9.359 ns で微妙になっているが、このままとしよう。