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Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション7

Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション7だ。
シミュレーションも完了し、ISE8.2iでインプリメントしてもSpartan3E Starter Kitで動作した。リードデータが読めなかったのは、コントローラ本体のステートマシンの組み合わせ回路のif文のelse項目がないのがあってGated Clockになっていたからだった。
実はISE9.1iでインプリメントもしてみたが同じプロジェクトで動作しなかった。これは非常に興味深い。両方のインプリメント結果を比較してなぜ動かないかを解明してみようと思う。
これからはシミュレーションはシミュレーションのカテゴリで、Sprtan3E Starter KitでのインプリメントはSprtan3E Starter Kitカテゴリで、ISE9.1iについてはXilinx ISEについてカテゴリで書こうと思う。
更にVerilogの疑問での疑問は、同じiを使っても問題ないという結果になった。実際にやって確かめてみた。

DDR_CONT_Verilog_060204.jpg

  1. 2007年02月05日 21:30 |
  2. 入門Verilog
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