Accelerating SqueezeNet on FPGAを実装してみた2（Vivado 編 1）

”Accelerating SqueezeNet on FPGAを実装してみた1（Vivado HLS編）”の続き。

前回は、”lankas/SqueezeNet”のFPGA フォルダの内容をVivado HLS 2018.2 でプロジェクトを作って確かめ、IP 化を行った。今回は、SqueezeNet の IP を使用するVivado 2018.2 のプロジェクトを作成しよう。

Vivado 2018.2 の PYNQ_squeezenet プロジェクトを作成する。
Vivado 2018.2 のWelcome 画面からCreate Project を指定して新規プロジェクトを作成した。


新規プロジェクト作成のダイアログが開く。
Project name で、新規プロジェクトの名前を入力する。PYNQ_squeezenet にした。



RTL プロジェクトとして作成した。


Default Part では、Zynq-7000 の xc7z020clg400-1 を選択した。


New Project Summary が出てFinish ボタンをクリックしてプロジェクト新規作成が終了する。


Vivado 2018.2 のPYNQ_squeezenet プロジェクトが作成された。


まずは、PYNQのZynq のPS のPeset 設定をダウンロードする。
PYNQ-Z1 のページに行って、Zynq Presets をダウンロードする。そしてZIP ファイルがダウンロードできるので、それを解凍しておく。pynq_revC.tcl という名前になる。


次に、IP Catalog に Vivado HLS で作成したCompute IP を登録しよう。
もうすでに、PYNQ_squeezenet ディレクトリができているはずなので、その下に squeezenet ディレクトリを作成する。
squeezenet ディレクトリの下に、~/Vivado_HLS/PYNQ/squeezenet/solution1/impl/ip/xilinx_com_hls_compute_1_0.zip の内容をすべてコピーする。


PROJECT MANAGER から IP Catalog をクリックする。


IP Catalog が開いた。


IP Catalog で右クリックし、右クリックメニューからAdd Repository... を選択する。

Repositories ダイアログで、 ~/HDL/PYNQ/PYNQ_squeezenet/squeezenet を選択して、Select ボタンをクリックする。


Compute IP が追加された。ダイアログでOK ボタンをクリックする。




これで、ブロックデザインで Compute IP を使うことができる。

今日はここまでとする。