FPGAの部屋 Accelerating SqueezeNet on FPGAを実装してみた3（Vivado 編 2）

Accelerating SqueezeNet on FPGAを実装してみた3（Vivado 編 2）

”Accelerating SqueezeNet on FPGAを実装してみた2（Vivado 編 1）”の続き。

前回は、SqueezeNet の IP を使用するVivado 2018.2 のプロジェクトを作成しSqueezeNet の compute IP をIP Catalog に登録した。今回は、Vivado でブロックデザインを作成し、回路を作っていく。

まずは、ブロックデザインを作成する。
PROJECT MANAGER のIP INTEGRATOR のCreate Block Desgin をクリックする。

Create Block Desgin ダイアログが開く。
Design name に pynq_sqznet_bd と入力した。OK ボタンをクリックする。

Diagram ウインドウが立ち上がるので、中央の「+」ボタンをクリックして、IP をAdd IP する。

選択ダイアログが開く。Search に「z」と入れると下にZYNQ7 Processing System が出てくるので、ダブルクリックしてDiagram に追加する。

Diagram に Processing_system7_0 が追加された。
Processing_system7_0 をダブルクリックして設定を行う。

ZYNQ7 Proessing System (5.5) が立ち上がる。
Presets をクリックして、Apply Configuration... を選択する。

ダイアログが開く。前回ダウンロードした pynq_revC.tcl を選択して、OK ボタンをクリックする。

すると、I/O Peripherals にチェックが入ったのがわかると思う。これで、PYNQ ボードの設定が行われた。

左のPage Navigator からPS-PL Configuration をクリックし、AXI Non Secure Enablement -> GP Master AXI Interface -> M AXI GP0 interface にチェックを入れる。これは、compute IP のレジスタ設定用だ。
ACP Slave AXI Interface -> S AXI ACP interface にチェックを入れる。こちらはcompute IP のDMA 用のAXI Master を接続するためだ。

Page Navigator からClock Configuration をクリックし、PL Fabric Clocks を展開してFCLK_CLK0 のRequested Freqency を 100 MHzから 85 MHz に変更する。85 MHz にしても、PLL の関係上、83.333336 MHz となる。これは、前々回、Vivado HLS のExport RTL のCP achieved post-implementation が 11.528 ns で、100 MHz で動作しないためだ。