Accelerating SqueezeNet on FPGAを実装してみた4（Vivado 編 3）

”Accelerating SqueezeNet on FPGAを実装してみた3（Vivado 編 2）”の続き。

前回は、SqueezeNet の IP を使用した回路をVivado で作成した。今回は、HDL Wrapper を作って、論理合成、インプリメンテーション、ビットストリームの生成を行う。

まずは、Flow Navigator の横の上のウインドウのSources タブをクリックする。
pynq_sqznet_bd_i を右クリックして、右クリックメニューから、Create HDL Wrapper を選択し、pynq_sqznet_bd_wrapper を作成する。出てくるダイアログはデフォルトでOKだ。


これで、準備が整った。なお、SqueezeNet の IP の入出力が外部に出ないのと、クロックはPS のクロックを使用していて、そのクロック制約はPS のクロックから回ってくるので、今回の制約ファイルは必要がない。

Flow Navigator のPROGRAM AND DEBUG -> Generate Bitstream をクリックする。


No Implementation Results Available ダイアログが開く。OK ボタンをクリックする。


Lanuch Runs ダイアログが開く。デフォルトでOK ボタンをクリックする。


論理合成が始まる。途中でLaunch Run Critical Message が出るが気にしないで、OK ボタンをクリックする。


ビットストリームの生成まで終了すると、Bitstream Generation Completed ダイアログが開く。Cancel ボタンをクリックする。


結果を見てみよう。
Project Summary ボタンをクリックする。


Project Summary を示す。


Timing もメットしている。リソース使用量は多い。これは、float でハードウェアでも計算しているので、致し方ない。