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Verilog2001でのネット名キープ方法

FPGAインフォメーションのBBSで論理合成で信号がなくなってしまうときに、XSTのKEEP属性を使用して、信号をキープする方法をポストした。
VHDLは今までやってきたのでOKだが、Verilog HDLはやったことがなかった。そこで推測というか、どうやるか興味があったので制約ガイドやアンサーサーチを見た。
その結果、”8.1i XST - Verilog コードで属性を受け渡す場合の推奨方法について”を見つけた。それによるとVerilog2001だと

(* IOSTANDARD="LVDCI_33" *) input rxd ;


のように書くそうだ。
そこで、Verilog2001版DDR SDRAMコントローラの addr_fifo.v の wire fifo_full; があるが、論理合成して Constraints Editor のNET検索で見ると fifo_full はネットがなくなっている。
Verilog2001_KEEP_Const_1_070301.png

これで wire fifo_full; を下のように変えると、下のスナップショットのように論理合成後にネット名が残った。

(* KEEP="TURE" *) wire fifo_full;


Verilog2001_KEEP_Const_2_070301.png

  1. 2007年03月01日 22:30 |
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