FC2カウンター FPGAの部屋 reVISION-Zybo-Z7-20をやってみた13(mnist_conv_nn10_sDMA その2)
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reVISION-Zybo-Z7-20をやってみた13(mnist_conv_nn10_sDMA その2)

reVISION-Zybo-Z7-20をやってみた12(mnist_conv_nn10_sDMA)”の続き。

前回は、畳み込みニューラル・ネットワークをreVISION-Zybo-Z7-20で実装しようとしたが、タイミングエラーで終わってしまった。今回は、動作周波数を 100 MHz から 75 MHz に変更してビルドしてみよう。成功したので、Vivadoのプロジェクトを見てみよう。

まずは動作周波数を 100 MHz から 75 MHz に変更した。
reV_mnist_conv_nn10_sDMA_9_180909.png

これで、Debug でビルドしたら、今度は成功した。
reV_mnist_conv_nn10_sDMA_10_180910.png

revisio_zybo_z7_20_ws/mnist_conv_nn10_sDMA/Debug/sd_card ディレクトリを見るとBOOT.BIN などのファイルが見えた。
reV_mnist_conv_nn10_sDMA_11_180910.png

Vivado のプロジェクトを見てみよう。
revisio_zybo_z7_20_ws/mnist_conv_nn10_sDMA/Debug/_sds/p0/_vpl/ipi/imp ディレクトリに imp.xpr があったので、Vivado 2017.4 で開いてみた。
reV_mnist_conv_nn10_sDMA_12_180910.png

reV_mnist_conv_nn10_sDMA_13_180910.png

Project Summary を見てみると、Timing のWorst Negative Slack は 0.264 ns だった。結構余裕がないかな?制約に依存するのではあるが、やはりこれだと 100 MHz はきついのかも?

Implemented Design を開いて Intra-Clock Paths を確認するとmnist_conv_nn_1 がタイミングの余裕が最小であることが分かった。
reV_mnist_conv_nn10_sDMA_19_180910.png

次に、revisio_zybo_z7_20_ws/mnist_conv_nn10_sDMA/Debug/_sds/p0/_vpl/ipi/syn ディレクトリの syn.xpr を開いた。
reV_mnist_conv_nn10_sDMA_15_180910.png

開いたVivado 2017.4 のプロジェクトを示す。
reV_mnist_conv_nn10_sDMA_16_180910.png

zybo_z7_20 ブロックデザインを開いた。
reV_mnist_conv_nn10_sDMA_17_180910.png

mnist_nn_conv_1 付近を拡大した。
reV_mnist_conv_nn10_sDMA_18_180910.png

mnist_conv_nn_1_if も見える。
  1. 2018年09月10日 05:23 |
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