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デバイスツリー・オーバーレイをテストするためのVivado 2018.2 のプロジェクトを作成する

Vivado HLS でDMA Readしたデータを2乗し、DMA WriteするUltra96ボード用 IP を作成”でメモリからDMA Read したデータを 2 乗して、DMA Write でメモリに書き戻すVivado HLS 2018.2 のIP が出来た。今回は、その DMA_pow2 IP を使用してVivado 2018.2 でDMA_pow2_test プロジェクトを作成する。

最初にUltra96 のボード・ファイルを使用して、DMA_pow2_test プロジェクトを作成した。

次にやることは、プロジェクト作成時に DMA_pow2_test ディレクトリが作成されているので、そのディレクトリの下に DMA_pow2 ディレクトリを作成して、”Vivado HLS でDMA Readしたデータを2乗し、DMA WriteするUltra96ボード用 IP を作成”で作成した xilinx_com_hls_DMA_pow2_1_0.zip の中身を展開して入れた。
Ultra96_ikwzm_59_181020.png

DMA_pow2_test プロジェクトで、Flow Navigator から IP Catalog をクリックして、IP Catalog を表示し、Add Repository でDMA pow2 IP をリポジトリに追加した。これで、DMA_pow2 IP がIP Integrator から使用することができる。

次に、Create Block Design をクリックして、DMA_pow2_test ブロック・デザインを作成した。
完成したDMA_pow2_test ブロック・デザインを示す。
Ultra96_ikwzm_43_181020.png

Zynq UltraScale+ MPSoC の設定を示す。
AXI HPM0_FPD と AXI_HP0_FPD を使用している。
Ultra96_ikwzm_41_181020.png

PL への出力クロックは 100 MHz に設定されている。
Ultra96_ikwzm_42_181020.png

Vivado HLS 2018.2 で作成したDMP_pow2 IP のPROT value は "010" に、CACHE value は "1111" に設定した。(ikwzm さんの”UltraZed 向け Debian GNU/Linux で AXI HPC port を使う (実践編1)”を参照した)
Ultra96_ikwzm_44_181020.png

Address Editor を示す。アドレスの割当を知ることができる。
Ultra96_ikwzm_45_181020.png

Validate Design を行うと、クリティカル・ワーニングが 1 つ出たが、問題ないと思う。
Ultra96_ikwzm_47_181020.png

ブロック・デザインをセーブして、プロジェクト・トップとなる DMA_pow2_test.v を作成した。
Ultra96_ikwzm_46_181020.png

これで準備が整った。今回はPS と PL で完結していて外にポートが出ていないので、制約ファイルの必要がない。
論理合成、インプリメンテーション、ビットストリームの生成を行った。成功した。結果を示す。
Ultra96_ikwzm_48_181020.png
Ultra96_ikwzm_49_181020.png

PL のリソース使用量もほんの少しだ。

DMA_pow2_test/DMA_pow2_test.runs/impl_1 に DMA_pow2_test_wrapper.bit が出来た。
  1. 2018年10月21日 06:02 |
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